2018-08-13 22:17:36 +00:00
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2018-02-15 18:31:32 +00:00
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; Architecture file for the FEMTO-8
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; default output format is a memory initialization file
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.outfmt mif
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; mif file is this big
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.mifwords 256
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.mifwidth 8
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; Opcodes for core instruction set
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.define A 0
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.define B 1
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.define IP 2
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.define NOP 3
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.define LOAD_A 0000
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.define LOAD_B 0001
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.define INC 0010
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.define DEC 0011
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.define ASL 0100
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.define LSR 0101
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.define ROL 0110
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.define ROR 0111
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.define OR 1000
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.define AND 1001
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.define XOR 1010
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.define ZERO 1011
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.define ADD 1100
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.define SUB 1101
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.define ADC 1110
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.define SBB 1111
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; ALU A + B -> dest
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mova 2 { 00 (0) 0000 }
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movb 2 { 00 (0) 0001 }
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inc 2 { 00 (0) 0010 }
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dec 2 { 00 (0) 0011 }
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asl 2 { 00 (0) 0100 }
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lsr 2 { 00 (0) 0101 }
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rol 2 { 00 (0) 0110 }
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ror 2 { 00 (0) 0111 }
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or 2 { 00 (0) 1000 }
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and 2 { 00 (0) 1001 }
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xor 2 { 00 (0) 1010 }
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zero 2 { 00 (0) 1011 }
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add 2 { 00 (0) 1100 }
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sub 2 { 00 (0) 1101 }
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adc 2 { 00 (0) 1110 }
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sbb 2 { 00 (0) 1111 }
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; ALU A + immediate -> dest
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movi 2 8 { 01 (0) 0001 (1) }
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asli 2 8 { 01 (0) 0100 (1) }
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lsri 2 8 { 01 (0) 0101 (1) }
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roli 2 8 { 01 (0) 0110 (1) }
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rori 2 8 { 01 (0) 0111 (1) }
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ori 2 8 { 01 (0) 1000 (1) }
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andi 2 8 { 01 (0) 1001 (1) }
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xori 2 8 { 01 (0) 1010 (1) }
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addi 2 8 { 01 (0) 1100 (1) }
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subi 2 8 { 01 (0) 1101 (1) }
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adci 2 8 { 01 (0) 1110 (1) }
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sbbi 2 8 { 01 (0) 1111 (1) }
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; ALU A + read [B] -> dest
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movrb 2 { 11 (0) 0001 }
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aslrb 2 { 11 (0) 0100 }
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lsrrb 2 { 11 (0) 0101 }
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rolrb 2 { 11 (0) 0110 }
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rorrb 2 { 11 (0) 0111 }
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orrb 2 { 11 (0) 1000 }
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andrb 2 { 11 (0) 1001 }
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xorrb 2 { 11 (0) 1010 }
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addrb 2 { 11 (0) 1100 }
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subrb 2 { 11 (0) 1101 }
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adcrb 2 { 11 (0) 1110 }
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sbbrb 2 { 11 (0) 1111 }
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; A -> write [nnnn]
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sta 4 { 1001 (0) }
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; other insns
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clc { 10001000 }
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swapab { 10000001 }
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reset { 10001111 }
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lia 8 { 01 00 0001 (0) }
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lib 8 { 01 01 0001 (0) }
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jmp 8 { 01 10 0001 (0) }
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; conditional branch
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bcc 8 { 1010 0001 (0) }
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bcs 8 { 1010 0011 (0) }
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bz 8 { 1010 1100 (0) }
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bnz 8 { 1010 0100 (0) }
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; allow raw byte positioning
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byte 8 { (0) } ; One byte constant
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