mirror of
https://github.com/c64scene-ar/llvm-6502.git
synced 2025-09-27 00:21:03 +00:00
[mips][msa] Added support for matching maddv.[bhwd], and msubv.[bhwd] from normal IR (i.e. not intrinsics)
git-svn-id: https://llvm.org/svn/llvm-project/llvm/trunk@192438 91177308-0d34-0410-b5e6-96231b3b80d8
This commit is contained in:
Daniel Sanders
@@ -308,6 +308,166 @@ define void @mul_v2i64(<2 x i64>* %c, <2 x i64>* %a, <2 x i64>* %b) nounwind {
|
||||
; CHECK: .size mul_v2i64
|
||||
}
|
||||
|
||||
define void @maddv_v16i8(<16 x i8>* %d, <16 x i8>* %a, <16 x i8>* %b,
|
||||
<16 x i8>* %c) nounwind {
|
||||
; CHECK: maddv_v16i8:
|
||||
|
||||
%1 = load <16 x i8>* %a
|
||||
; CHECK-DAG: ld.b [[R1:\$w[0-9]+]], 0($5)
|
||||
%2 = load <16 x i8>* %b
|
||||
; CHECK-DAG: ld.b [[R2:\$w[0-9]+]], 0($6)
|
||||
%3 = load <16 x i8>* %c
|
||||
; CHECK-DAG: ld.b [[R3:\$w[0-9]+]], 0($7)
|
||||
%4 = mul <16 x i8> %2, %3
|
||||
%5 = add <16 x i8> %4, %1
|
||||
; CHECK-DAG: maddv.b [[R1]], [[R2]], [[R3]]
|
||||
store <16 x i8> %5, <16 x i8>* %d
|
||||
; CHECK-DAG: st.b [[R1]], 0($4)
|
||||
|
||||
ret void
|
||||
; CHECK: .size maddv_v16i8
|
||||
}
|
||||
|
||||
define void @maddv_v8i16(<8 x i16>* %d, <8 x i16>* %a, <8 x i16>* %b,
|
||||
<8 x i16>* %c) nounwind {
|
||||
; CHECK: maddv_v8i16:
|
||||
|
||||
%1 = load <8 x i16>* %a
|
||||
; CHECK-DAG: ld.h [[R1:\$w[0-9]+]], 0($5)
|
||||
%2 = load <8 x i16>* %b
|
||||
; CHECK-DAG: ld.h [[R2:\$w[0-9]+]], 0($6)
|
||||
%3 = load <8 x i16>* %c
|
||||
; CHECK-DAG: ld.h [[R3:\$w[0-9]+]], 0($7)
|
||||
%4 = mul <8 x i16> %2, %3
|
||||
%5 = add <8 x i16> %4, %1
|
||||
; CHECK-DAG: maddv.h [[R1]], [[R2]], [[R3]]
|
||||
store <8 x i16> %5, <8 x i16>* %d
|
||||
; CHECK-DAG: st.h [[R1]], 0($4)
|
||||
|
||||
ret void
|
||||
; CHECK: .size maddv_v8i16
|
||||
}
|
||||
|
||||
define void @maddv_v4i32(<4 x i32>* %d, <4 x i32>* %a, <4 x i32>* %b,
|
||||
<4 x i32>* %c) nounwind {
|
||||
; CHECK: maddv_v4i32:
|
||||
|
||||
%1 = load <4 x i32>* %a
|
||||
; CHECK-DAG: ld.w [[R1:\$w[0-9]+]], 0($5)
|
||||
%2 = load <4 x i32>* %b
|
||||
; CHECK-DAG: ld.w [[R2:\$w[0-9]+]], 0($6)
|
||||
%3 = load <4 x i32>* %c
|
||||
; CHECK-DAG: ld.w [[R3:\$w[0-9]+]], 0($7)
|
||||
%4 = mul <4 x i32> %2, %3
|
||||
%5 = add <4 x i32> %4, %1
|
||||
; CHECK-DAG: maddv.w [[R1]], [[R2]], [[R3]]
|
||||
store <4 x i32> %5, <4 x i32>* %d
|
||||
; CHECK-DAG: st.w [[R1]], 0($4)
|
||||
|
||||
ret void
|
||||
; CHECK: .size maddv_v4i32
|
||||
}
|
||||
|
||||
define void @maddv_v2i64(<2 x i64>* %d, <2 x i64>* %a, <2 x i64>* %b,
|
||||
<2 x i64>* %c) nounwind {
|
||||
; CHECK: maddv_v2i64:
|
||||
|
||||
%1 = load <2 x i64>* %a
|
||||
; CHECK-DAG: ld.d [[R1:\$w[0-9]+]], 0($5)
|
||||
%2 = load <2 x i64>* %b
|
||||
; CHECK-DAG: ld.d [[R2:\$w[0-9]+]], 0($6)
|
||||
%3 = load <2 x i64>* %c
|
||||
; CHECK-DAG: ld.d [[R3:\$w[0-9]+]], 0($7)
|
||||
%4 = mul <2 x i64> %2, %3
|
||||
%5 = add <2 x i64> %4, %1
|
||||
; CHECK-DAG: maddv.d [[R1]], [[R2]], [[R3]]
|
||||
store <2 x i64> %5, <2 x i64>* %d
|
||||
; CHECK-DAG: st.d [[R1]], 0($4)
|
||||
|
||||
ret void
|
||||
; CHECK: .size maddv_v2i64
|
||||
}
|
||||
|
||||
define void @msubv_v16i8(<16 x i8>* %d, <16 x i8>* %a, <16 x i8>* %b,
|
||||
<16 x i8>* %c) nounwind {
|
||||
; CHECK: msubv_v16i8:
|
||||
|
||||
%1 = load <16 x i8>* %a
|
||||
; CHECK-DAG: ld.b [[R1:\$w[0-9]+]], 0($5)
|
||||
%2 = load <16 x i8>* %b
|
||||
; CHECK-DAG: ld.b [[R2:\$w[0-9]+]], 0($6)
|
||||
%3 = load <16 x i8>* %c
|
||||
; CHECK-DAG: ld.b [[R3:\$w[0-9]+]], 0($7)
|
||||
%4 = mul <16 x i8> %2, %3
|
||||
%5 = sub <16 x i8> %1, %4
|
||||
; CHECK-DAG: msubv.b [[R1]], [[R2]], [[R3]]
|
||||
store <16 x i8> %5, <16 x i8>* %d
|
||||
; CHECK-DAG: st.b [[R1]], 0($4)
|
||||
|
||||
ret void
|
||||
; CHECK: .size msubv_v16i8
|
||||
}
|
||||
|
||||
define void @msubv_v8i16(<8 x i16>* %d, <8 x i16>* %a, <8 x i16>* %b,
|
||||
<8 x i16>* %c) nounwind {
|
||||
; CHECK: msubv_v8i16:
|
||||
|
||||
%1 = load <8 x i16>* %a
|
||||
; CHECK-DAG: ld.h [[R1:\$w[0-9]+]], 0($5)
|
||||
%2 = load <8 x i16>* %b
|
||||
; CHECK-DAG: ld.h [[R2:\$w[0-9]+]], 0($6)
|
||||
%3 = load <8 x i16>* %c
|
||||
; CHECK-DAG: ld.h [[R3:\$w[0-9]+]], 0($7)
|
||||
%4 = mul <8 x i16> %2, %3
|
||||
%5 = sub <8 x i16> %1, %4
|
||||
; CHECK-DAG: msubv.h [[R1]], [[R2]], [[R3]]
|
||||
store <8 x i16> %5, <8 x i16>* %d
|
||||
; CHECK-DAG: st.h [[R1]], 0($4)
|
||||
|
||||
ret void
|
||||
; CHECK: .size msubv_v8i16
|
||||
}
|
||||
|
||||
define void @msubv_v4i32(<4 x i32>* %d, <4 x i32>* %a, <4 x i32>* %b,
|
||||
<4 x i32>* %c) nounwind {
|
||||
; CHECK: msubv_v4i32:
|
||||
|
||||
%1 = load <4 x i32>* %a
|
||||
; CHECK-DAG: ld.w [[R1:\$w[0-9]+]], 0($5)
|
||||
%2 = load <4 x i32>* %b
|
||||
; CHECK-DAG: ld.w [[R2:\$w[0-9]+]], 0($6)
|
||||
%3 = load <4 x i32>* %c
|
||||
; CHECK-DAG: ld.w [[R3:\$w[0-9]+]], 0($7)
|
||||
%4 = mul <4 x i32> %2, %3
|
||||
%5 = sub <4 x i32> %1, %4
|
||||
; CHECK-DAG: msubv.w [[R1]], [[R2]], [[R3]]
|
||||
store <4 x i32> %5, <4 x i32>* %d
|
||||
; CHECK-DAG: st.w [[R1]], 0($4)
|
||||
|
||||
ret void
|
||||
; CHECK: .size msubv_v4i32
|
||||
}
|
||||
|
||||
define void @msubv_v2i64(<2 x i64>* %d, <2 x i64>* %a, <2 x i64>* %b,
|
||||
<2 x i64>* %c) nounwind {
|
||||
; CHECK: msubv_v2i64:
|
||||
|
||||
%1 = load <2 x i64>* %a
|
||||
; CHECK-DAG: ld.d [[R1:\$w[0-9]+]], 0($5)
|
||||
%2 = load <2 x i64>* %b
|
||||
; CHECK-DAG: ld.d [[R2:\$w[0-9]+]], 0($6)
|
||||
%3 = load <2 x i64>* %c
|
||||
; CHECK-DAG: ld.d [[R3:\$w[0-9]+]], 0($7)
|
||||
%4 = mul <2 x i64> %2, %3
|
||||
%5 = sub <2 x i64> %1, %4
|
||||
; CHECK-DAG: msubv.d [[R1]], [[R2]], [[R3]]
|
||||
store <2 x i64> %5, <2 x i64>* %d
|
||||
; CHECK-DAG: st.d [[R1]], 0($4)
|
||||
|
||||
ret void
|
||||
; CHECK: .size msubv_v2i64
|
||||
}
|
||||
|
||||
define void @div_s_v16i8(<16 x i8>* %c, <16 x i8>* %a, <16 x i8>* %b) nounwind {
|
||||
; CHECK: div_s_v16i8:
|
||||
|
||||
|
||||
Reference in New Issue
Block a user