2021-03-19 18:23:33 +00:00
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-- Copyright (C) 1991-2013 Altera Corporation
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-- Your use of Altera Corporation's design tools, logic functions
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-- and other software and tools, and its AMPP partner logic
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-- functions, and any output files from any of the foregoing
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-- (including device programming or simulation files), and any
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-- associated documentation or information are expressly subject
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-- to the terms and conditions of the Altera Program License
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-- Subscription Agreement, Altera MegaCore Function License
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-- Agreement, or other applicable license agreement, including,
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-- without limitation, that your use is for the sole purpose of
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-- programming logic devices manufactured by Altera and sold by
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-- Altera or its authorized distributors. Please refer to the
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-- applicable agreement for further details.
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--
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-- This is a Quartus II output file. It is for reporting purposes only, and is
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-- not intended for use as a Quartus II input file. This file cannot be used
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-- to make Quartus II pin assignments - for instructions on how to make pin
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-- assignments, please see Quartus II help.
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---------------------------------------------------------------------------------
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-- NC : No Connect. This pin has no internal connection to the device.
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-- DNU : Do Not Use. This pin MUST NOT be connected.
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-- VCCINT : Dedicated power pin, which MUST be connected to VCC (2.5V/3.3V).
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-- VCCIO : Dedicated power pin, which MUST be connected to VCC
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-- of its bank.
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-- Bank 1: 3.3V
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-- Bank 2: 3.3V
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-- GND : Dedicated ground pin. Dedicated GND pins MUST be connected to GND.
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-- It can also be used to report unused dedicated pins. The connection
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-- on the board for unused dedicated pins depends on whether this will
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-- be used in a future design. One example is device migration. When
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-- using device migration, refer to the device pin-tables. If it is a
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-- GND pin in the pin table or if it will not be used in a future design
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-- for another purpose the it MUST be connected to GND. If it is an unused
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-- dedicated pin, then it can be connected to a valid signal on the board
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-- (low, high, or toggling) if that signal is required for a different
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-- revision of the design.
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-- GND+ : Unused input pin. It can also be used to report unused dual-purpose pins.
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-- This pin should be connected to GND. It may also be connected to a
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-- valid signal on the board (low, high, or toggling) if that signal
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-- is required for a different revision of the design.
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-- GND* : Unused I/O pin. Connect each pin marked GND* directly to GND
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-- or leave it unconnected.
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-- RESERVED : Unused I/O pin, which MUST be left unconnected.
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-- RESERVED_INPUT : Pin is tri-stated and should be connected to the board.
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-- RESERVED_INPUT_WITH_WEAK_PULLUP : Pin is tri-stated with internal weak pull-up resistor.
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-- RESERVED_INPUT_WITH_BUS_HOLD : Pin is tri-stated with bus-hold circuitry.
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-- RESERVED_OUTPUT_DRIVEN_HIGH : Pin is output driven high.
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-- Pin directions (input, output or bidir) are based on device operating in user mode.
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---------------------------------------------------------------------------------
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2021-04-19 00:24:58 +00:00
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Quartus II 32-bit Version 13.0.1 Build 232 06/12/2013 Service Pack 1 SJ Web Edition
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2021-03-19 18:23:33 +00:00
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CHIP "GR8RAM" ASSIGNED TO AN: EPM240T100C5
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Pin Name/Usage : Location : Dir. : I/O Standard : Voltage : I/O Bank : User Assignment
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-------------------------------------------------------------------------------------------------------------
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2021-04-11 19:39:19 +00:00
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RA[4] : 1 : input : 3.3-V LVTTL : : 2 : Y
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RA[5] : 2 : input : 3.3-V LVTTL : : 1 : Y
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RA[6] : 3 : input : 3.3-V LVTTL : : 1 : Y
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RA[3] : 4 : input : 3.3-V LVTTL : : 1 : Y
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nFCS : 5 : output : 3.3-V LVTTL : : 1 : Y
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RA[7] : 6 : input : 3.3-V LVTTL : : 1 : Y
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RA[8] : 7 : input : 3.3-V LVTTL : : 1 : Y
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RA[9] : 8 : input : 3.3-V LVTTL : : 1 : Y
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2021-03-19 18:23:33 +00:00
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VCCIO1 : 9 : power : : 3.3V : 1 :
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GNDIO : 10 : gnd : : : :
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GNDINT : 11 : gnd : : : :
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2021-04-11 19:39:19 +00:00
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FCK : 12 : output : 3.3-V LVTTL : : 1 : Y
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2021-03-19 18:23:33 +00:00
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VCCINT : 13 : power : : 2.5V/3.3V : :
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2021-04-11 19:39:19 +00:00
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RA[10] : 14 : input : 3.3-V LVTTL : : 1 : Y
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MOSI : 15 : bidir : 3.3-V LVTTL : : 1 : Y
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MISO : 16 : input : 3.3-V LVTTL : : 1 : Y
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2021-04-18 07:54:45 +00:00
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RDdir : 17 : output : 3.3-V LVTTL : : 1 : Y
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DMAout : 18 : output : 3.3-V LVTTL : : 1 : Y
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RAdir : 19 : output : 3.3-V LVTTL : : 1 : Y
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INTout : 20 : output : 3.3-V LVTTL : : 1 : Y
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nDMAout : 21 : output : 3.3-V LVTTL : : 1 : Y
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2021-03-19 18:23:33 +00:00
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TMS : 22 : input : : : 1 :
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TDI : 23 : input : : : 1 :
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TCK : 24 : input : : : 1 :
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TDO : 25 : output : : : 1 :
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2021-04-18 07:54:45 +00:00
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nNMIout : 26 : output : 3.3-V LVTTL : : 1 : Y
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nINHout : 27 : output : 3.3-V LVTTL : : 1 : Y
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nRDYout : 28 : output : 3.3-V LVTTL : : 1 : Y
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nIRQout : 29 : output : 3.3-V LVTTL : : 1 : Y
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2021-04-11 19:39:19 +00:00
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nRESout : 30 : output : 3.3-V LVTTL : : 1 : Y
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2021-03-19 18:23:33 +00:00
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VCCIO1 : 31 : power : : 3.3V : 1 :
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GNDIO : 32 : gnd : : : :
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2021-04-18 07:54:45 +00:00
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RWout : 33 : output : 3.3-V LVTTL : : 1 : Y
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2021-04-11 19:39:19 +00:00
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|
RA[11] : 34 : input : 3.3-V LVTTL : : 1 : Y
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RA[12] : 35 : input : 3.3-V LVTTL : : 1 : Y
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|
RA[13] : 36 : input : 3.3-V LVTTL : : 1 : Y
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|
RA[14] : 37 : input : 3.3-V LVTTL : : 1 : Y
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RA[15] : 38 : input : 3.3-V LVTTL : : 1 : Y
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nIOSEL : 39 : input : 3.3-V LVTTL : : 1 : Y
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nDEVSEL : 40 : input : 3.3-V LVTTL : : 1 : Y
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PHI0 : 41 : input : 3.3-V LVTTL : : 1 : Y
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|
nIOSTRB : 42 : input : 3.3-V LVTTL : : 1 : Y
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nWE : 43 : input : 3.3-V LVTTL : : 1 : Y
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nRES : 44 : input : 3.3-V LVTTL : : 1 : Y
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2021-03-19 18:23:33 +00:00
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VCCIO1 : 45 : power : : 3.3V : 1 :
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GNDIO : 46 : gnd : : : :
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2021-04-11 19:39:19 +00:00
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|
SD[1] : 47 : bidir : 3.3-V LVTTL : : 1 : Y
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2021-04-18 07:54:45 +00:00
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|
DMAin : 48 : input : 3.3-V LVTTL : : 1 : Y
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INTin : 49 : input : 3.3-V LVTTL : : 1 : Y
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2021-04-11 19:39:19 +00:00
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|
SD[0] : 50 : bidir : 3.3-V LVTTL : : 1 : Y
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SD[4] : 51 : bidir : 3.3-V LVTTL : : 1 : Y
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SD[5] : 52 : bidir : 3.3-V LVTTL : : 2 : Y
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SD[6] : 53 : bidir : 3.3-V LVTTL : : 2 : Y
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|
SD[7] : 54 : bidir : 3.3-V LVTTL : : 2 : Y
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SD[3] : 55 : bidir : 3.3-V LVTTL : : 2 : Y
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SD[2] : 56 : bidir : 3.3-V LVTTL : : 2 : Y
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DQMH : 57 : output : 3.3-V LVTTL : : 2 : Y
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nSWE : 58 : output : 3.3-V LVTTL : : 2 : Y
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2021-03-19 18:23:33 +00:00
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VCCIO2 : 59 : power : : 3.3V : 2 :
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GNDIO : 60 : gnd : : : :
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2021-04-11 19:39:19 +00:00
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nCAS : 61 : output : 3.3-V LVTTL : : 2 : Y
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nRAS : 62 : output : 3.3-V LVTTL : : 2 : Y
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2021-03-19 18:23:33 +00:00
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VCCINT : 63 : power : : 2.5V/3.3V : :
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2021-04-11 19:39:19 +00:00
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C25M : 64 : input : 3.3-V LVTTL : : 2 : Y
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2021-03-19 18:23:33 +00:00
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GNDINT : 65 : gnd : : : :
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2021-04-11 19:39:19 +00:00
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RCKE : 66 : output : 3.3-V LVTTL : : 2 : Y
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nRCS : 67 : output : 3.3-V LVTTL : : 2 : Y
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SA[12] : 68 : output : 3.3-V LVTTL : : 2 : Y
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SBA[0] : 69 : output : 3.3-V LVTTL : : 2 : Y
|
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|
SA[11] : 70 : output : 3.3-V LVTTL : : 2 : Y
|
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|
SBA[1] : 71 : output : 3.3-V LVTTL : : 2 : Y
|
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|
SA[9] : 72 : output : 3.3-V LVTTL : : 2 : Y
|
|
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|
SA[10] : 73 : output : 3.3-V LVTTL : : 2 : Y
|
|
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|
SA[8] : 74 : output : 3.3-V LVTTL : : 2 : Y
|
|
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|
SA[0] : 75 : output : 3.3-V LVTTL : : 2 : Y
|
|
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|
SA[4] : 76 : output : 3.3-V LVTTL : : 2 : Y
|
|
|
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|
SA[6] : 77 : output : 3.3-V LVTTL : : 2 : Y
|
|
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|
|
SA[7] : 78 : output : 3.3-V LVTTL : : 2 : Y
|
2021-03-19 18:23:33 +00:00
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GNDIO : 79 : gnd : : : :
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VCCIO2 : 80 : power : : 3.3V : 2 :
|
2021-04-11 19:39:19 +00:00
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|
SA[1] : 81 : output : 3.3-V LVTTL : : 2 : Y
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|
SA[2] : 82 : output : 3.3-V LVTTL : : 2 : Y
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|
SA[5] : 83 : output : 3.3-V LVTTL : : 2 : Y
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|
SA[3] : 84 : output : 3.3-V LVTTL : : 2 : Y
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|
DQML : 85 : output : 3.3-V LVTTL : : 2 : Y
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|
RD[0] : 86 : bidir : 3.3-V LVTTL : : 2 : Y
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RD[1] : 87 : bidir : 3.3-V LVTTL : : 2 : Y
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|
RD[2] : 88 : bidir : 3.3-V LVTTL : : 2 : Y
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RD[3] : 89 : bidir : 3.3-V LVTTL : : 2 : Y
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RD[4] : 90 : bidir : 3.3-V LVTTL : : 2 : Y
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|
RD[5] : 91 : bidir : 3.3-V LVTTL : : 2 : Y
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RD[6] : 92 : bidir : 3.3-V LVTTL : : 2 : Y
|
2021-03-19 18:23:33 +00:00
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GNDIO : 93 : gnd : : : :
|
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VCCIO2 : 94 : power : : 3.3V : 2 :
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2021-04-11 19:39:19 +00:00
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SetFW[1] : 95 : input : 3.3-V LVTTL : : 2 : Y
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SetFW[0] : 96 : input : 3.3-V LVTTL : : 2 : Y
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RA[2] : 97 : input : 3.3-V LVTTL : : 2 : Y
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RA[1] : 98 : input : 3.3-V LVTTL : : 2 : Y
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RD[7] : 99 : bidir : 3.3-V LVTTL : : 2 : Y
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RA[0] : 100 : input : 3.3-V LVTTL : : 2 : Y
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