GR8RAM/cpld/output_files/GR8RAM.fit.rpt
Zane Kaminski 79dd794f45 New PLD revision
For write operations, register data is latched and CAS signal becomes in the middle of S6, 70ns before the end of PHI0. This gives more write data setup time, which may be needed on the Apple II with the 1 MHz 6502.
2019-10-18 15:07:38 -04:00

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Fitter report for GR8RAM
Fri Oct 18 15:02:00 2019
Quartus II 32-bit Version 13.0.1 Build 232 06/12/2013 Service Pack 1 SJ Web Edition
---------------------
; Table of Contents ;
---------------------
1. Legal Notice
2. Fitter Summary
3. Fitter Settings
4. Pin-Out File
5. Fitter Resource Usage Summary
6. Input Pins
7. Output Pins
8. Bidir Pins
9. All Package Pins
10. I/O Standard
11. Dedicated Inputs I/O
12. Output Pin Default Load For Reported TCO
13. Fitter Resource Utilization by Entity
14. Control Signals
15. Global & Other Fast Signals
16. Non-Global High Fan-Out Signals
17. Other Routing Usage Summary
18. LAB External Interconnect
19. LAB Macrocells
20. Shareable Expander
21. Logic Cell Interconnection
22. Fitter Device Options
23. Fitter Messages
----------------
; Legal Notice ;
----------------
Copyright (C) 1991-2013 Altera Corporation
Your use of Altera Corporation's design tools, logic functions
and other software and tools, and its AMPP partner logic
functions, and any output files from any of the foregoing
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programming logic devices manufactured by Altera and sold by
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+-----------------------------------------------------------------------------+
; Fitter Summary ;
+---------------------------+-------------------------------------------------+
; Fitter Status ; Successful - Fri Oct 18 15:02:00 2019 ;
; Quartus II 32-bit Version ; 13.0.1 Build 232 06/12/2013 SP 1 SJ Web Edition ;
; Revision Name ; GR8RAM ;
; Top-level Entity Name ; GR8RAM ;
; Family ; MAX7000S ;
; Device ; EPM7128SLC84-15 ;
; Timing Models ; Final ;
; Total macrocells ; 105 / 128 ( 82 % ) ;
; Total pins ; 65 / 68 ( 96 % ) ;
+---------------------------+-------------------------------------------------+
+--------------------------------------------------------------------------------------------------------------------+
; Fitter Settings ;
+----------------------------------------------------------------------------+-----------------------+---------------+
; Option ; Setting ; Default Value ;
+----------------------------------------------------------------------------+-----------------------+---------------+
; Device ; EPM7128SLC84-15 ; ;
; Optimize Timing for ECOs ; On ; Off ;
; Regenerate full fit report during ECO compiles ; On ; Off ;
; Optimize IOC Register Placement for Timing ; Pack All IO Registers ; Normal ;
; Slow Slew Rate ; On ; Off ;
; Fitter Effort ; Standard Fit ; Auto Fit ;
; Use smart compilation ; Off ; Off ;
; Enable parallel Assembler and TimeQuest Timing Analyzer during compilation ; On ; On ;
; Enable compact report table ; Off ; Off ;
; Optimize Multi-Corner Timing ; Off ; Off ;
; Fitter Initial Placement Seed ; 1 ; 1 ;
; Force Fitter to Avoid Periphery Placement Warnings ; Off ; Off ;
+----------------------------------------------------------------------------+-----------------------+---------------+
+--------------+
; Pin-Out File ;
+--------------+
The pin-out file can be found in Z:/Repos/GR8RAM/cpld/output_files/GR8RAM.pin.
+---------------------------------------------------+
; Fitter Resource Usage Summary ;
+------------------------------+--------------------+
; Resource ; Usage ;
+------------------------------+--------------------+
; Logic cells ; 105 / 128 ( 82 % ) ;
; Registers ; 54 / 128 ( 42 % ) ;
; Number of pterms used ; 272 ;
; I/O pins ; 65 / 68 ( 96 % ) ;
; -- Clock pins ; 2 / 2 ( 100 % ) ;
; -- Dedicated input pins ; 2 / 2 ( 100 % ) ;
; ; ;
; Global signals ; 2 ;
; Shareable expanders ; 1 / 128 ( < 1 % ) ;
; Parallel expanders ; 0 / 120 ( 0 % ) ;
; Cells using turbo bit ; 16 / 128 ( 13 % ) ;
; Maximum fan-out ; 54 ;
; Highest non-global fan-out ; 53 ;
; Total fan-out ; 866 ;
; Average fan-out ; 5.06 ;
+------------------------------+--------------------+
+-----------------------------------------------------------------------------------------------------------------------------------------------+
; Input Pins ;
+---------+-------+----------+-----+-----------------------+--------------------+--------+----------------+--------------+----------------------+
; Name ; Pin # ; I/O Bank ; LAB ; Combinational Fan-Out ; Registered Fan-Out ; Global ; Input Register ; I/O Standard ; Location assigned by ;
+---------+-------+----------+-----+-----------------------+--------------------+--------+----------------+--------------+----------------------+
; A[0] ; 75 ; -- ; 8 ; 15 ; 0 ; no ; no ; TTL ; User ;
; A[10] ; 11 ; -- ; 1 ; 1 ; 0 ; no ; no ; TTL ; User ;
; A[11] ; 12 ; -- ; 1 ; 0 ; 0 ; no ; no ; TTL ; User ;
; A[12] ; 15 ; -- ; 2 ; 0 ; 0 ; no ; no ; TTL ; User ;
; A[13] ; 16 ; -- ; 2 ; 0 ; 0 ; no ; no ; TTL ; User ;
; A[14] ; 17 ; -- ; 2 ; 0 ; 0 ; no ; no ; TTL ; User ;
; A[15] ; 18 ; -- ; 2 ; 0 ; 0 ; no ; no ; TTL ; User ;
; A[1] ; 76 ; -- ; 8 ; 15 ; 0 ; no ; no ; TTL ; User ;
; A[2] ; 77 ; -- ; 8 ; 15 ; 0 ; no ; no ; TTL ; User ;
; A[3] ; 79 ; -- ; 8 ; 15 ; 0 ; no ; no ; TTL ; User ;
; A[4] ; 80 ; -- ; 8 ; 1 ; 0 ; no ; no ; TTL ; User ;
; A[5] ; 81 ; -- ; 8 ; 1 ; 0 ; no ; no ; TTL ; User ;
; A[6] ; 4 ; -- ; 1 ; 1 ; 0 ; no ; no ; TTL ; User ;
; A[7] ; 5 ; -- ; 1 ; 1 ; 0 ; no ; no ; TTL ; User ;
; A[8] ; 9 ; -- ; 1 ; 1 ; 0 ; no ; no ; TTL ; User ;
; A[9] ; 10 ; -- ; 1 ; 1 ; 0 ; no ; no ; TTL ; User ;
; C7M ; 83 ; -- ; -- ; 54 ; 0 ; yes ; no ; TTL ; User ;
; C7M_2 ; 84 ; -- ; -- ; 0 ; 0 ; no ; no ; TTL ; User ;
; PHI0in ; 8 ; -- ; 1 ; 0 ; 0 ; no ; no ; TTL ; User ;
; PHI1in ; 2 ; -- ; -- ; 2 ; 0 ; no ; no ; TTL ; User ;
; Q3 ; 6 ; -- ; 1 ; 0 ; 0 ; no ; no ; TTL ; User ;
; nDEVSEL ; 21 ; -- ; 2 ; 16 ; 0 ; no ; no ; TTL ; User ;
; nIOSEL ; 74 ; -- ; 8 ; 13 ; 0 ; no ; no ; TTL ; User ;
; nIOSTRB ; 24 ; -- ; 3 ; 12 ; 0 ; no ; no ; TTL ; User ;
; nMode ; 44 ; -- ; 5 ; 0 ; 0 ; no ; no ; TTL ; User ;
; nRES ; 1 ; -- ; -- ; 54 ; 0 ; yes ; no ; TTL ; User ;
; nWE ; 20 ; -- ; 2 ; 15 ; 0 ; no ; no ; TTL ; User ;
+---------+-------+----------+-----+-----------------------+--------------------+--------+----------------+--------------+----------------------+
+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Output Pins ;
+--------+-------+----------+-----+-----------------+----------------+------------+---------------+--------------+----------------------+-------+----------------------+---------------------+
; Name ; Pin # ; I/O Bank ; LAB ; Output Register ; Slow Slew Rate ; Open Drain ; TRI Primitive ; I/O Standard ; Location assigned by ; Load ; Output Enable Source ; Output Enable Group ;
+--------+-------+----------+-----+-----------------+----------------+------------+---------------+--------------+----------------------+-------+----------------------+---------------------+
; RA[0] ; 52 ; -- ; 5 ; no ; yes ; no ; no ; TTL ; User ; 10 pF ; - ; - ;
; RA[10] ; 48 ; -- ; 5 ; no ; yes ; no ; no ; TTL ; User ; 10 pF ; - ; - ;
; RA[1] ; 54 ; -- ; 6 ; no ; yes ; no ; no ; TTL ; User ; 10 pF ; - ; - ;
; RA[2] ; 50 ; -- ; 5 ; no ; yes ; no ; no ; TTL ; User ; 10 pF ; - ; - ;
; RA[3] ; 49 ; -- ; 5 ; no ; yes ; no ; no ; TTL ; User ; 10 pF ; - ; - ;
; RA[4] ; 55 ; -- ; 6 ; no ; yes ; no ; no ; TTL ; User ; 10 pF ; - ; - ;
; RA[5] ; 51 ; -- ; 5 ; no ; yes ; no ; no ; TTL ; User ; 10 pF ; - ; - ;
; RA[6] ; 57 ; -- ; 6 ; no ; yes ; no ; no ; TTL ; User ; 10 pF ; - ; - ;
; RA[7] ; 56 ; -- ; 6 ; no ; yes ; no ; no ; TTL ; User ; 10 pF ; - ; - ;
; RA[8] ; 58 ; -- ; 6 ; no ; yes ; no ; no ; TTL ; User ; 10 pF ; - ; - ;
; RA[9] ; 46 ; -- ; 5 ; no ; yes ; no ; no ; TTL ; User ; 10 pF ; - ; - ;
; nCAS0 ; 39 ; -- ; 4 ; no ; yes ; no ; no ; TTL ; User ; 10 pF ; - ; - ;
; nCAS1 ; 40 ; -- ; 4 ; no ; yes ; no ; no ; TTL ; User ; 10 pF ; - ; - ;
; nINH ; 22 ; -- ; 2 ; no ; yes ; yes ; no ; TTL ; User ; 10 pF ; - ; - ;
; nRAS ; 60 ; -- ; 6 ; no ; yes ; no ; no ; TTL ; User ; 10 pF ; - ; - ;
; nRCS ; 41 ; -- ; 4 ; no ; yes ; no ; no ; TTL ; User ; 10 pF ; - ; - ;
; nROE ; 45 ; -- ; 5 ; no ; yes ; no ; no ; TTL ; User ; 10 pF ; - ; - ;
; nRWE ; 67 ; -- ; 7 ; no ; yes ; no ; no ; TTL ; User ; 10 pF ; - ; - ;
+--------+-------+----------+-----+-----------------+----------------+------------+---------------+--------------+----------------------+-------+----------------------+---------------------+
+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Bidir Pins ;
+-------+-------+----------+-----+-----------------------+--------------------+--------+----------------+-----------------+----------------+------------+--------------+----------------------+-------+----------------------+---------------------+
; Name ; Pin # ; I/O Bank ; LAB ; Combinational Fan-Out ; Registered Fan-Out ; Global ; Input Register ; Output Register ; Slow Slew Rate ; Open Drain ; I/O Standard ; Location assigned by ; Load ; Output Enable Source ; Output Enable Group ;
+-------+-------+----------+-----+-----------------------+--------------------+--------+----------------+-----------------+----------------+------------+--------------+----------------------+-------+----------------------+---------------------+
; D[0] ; 36 ; -- ; 4 ; 6 ; 0 ; no ; no ; no ; yes ; no ; TTL ; User ; 10 pF ; DOE~5 ; - ;
; D[1] ; 35 ; -- ; 4 ; 6 ; 0 ; no ; no ; no ; yes ; no ; TTL ; User ; 10 pF ; DOE~5 ; - ;
; D[2] ; 34 ; -- ; 4 ; 6 ; 0 ; no ; no ; no ; yes ; no ; TTL ; User ; 10 pF ; DOE~5 ; - ;
; D[3] ; 33 ; -- ; 4 ; 6 ; 0 ; no ; no ; no ; yes ; no ; TTL ; User ; 10 pF ; DOE~5 ; - ;
; D[4] ; 29 ; -- ; 3 ; 6 ; 0 ; no ; no ; no ; yes ; no ; TTL ; User ; 10 pF ; DOE~5 ; - ;
; D[5] ; 28 ; -- ; 3 ; 6 ; 0 ; no ; no ; no ; yes ; no ; TTL ; User ; 10 pF ; DOE~5 ; - ;
; D[6] ; 27 ; -- ; 3 ; 6 ; 0 ; no ; no ; no ; yes ; no ; TTL ; User ; 10 pF ; DOE~5 ; - ;
; D[7] ; 25 ; -- ; 3 ; 8 ; 0 ; no ; no ; no ; yes ; no ; TTL ; User ; 10 pF ; DOE~5 ; - ;
; RD[0] ; 73 ; -- ; 8 ; 1 ; 0 ; no ; no ; no ; yes ; no ; TTL ; User ; 10 pF ; RDOE~1 ; - ;
; RD[1] ; 70 ; -- ; 7 ; 1 ; 0 ; no ; no ; no ; yes ; no ; TTL ; User ; 10 pF ; RDOE~1 ; - ;
; RD[2] ; 69 ; -- ; 7 ; 1 ; 0 ; no ; no ; no ; yes ; no ; TTL ; User ; 10 pF ; RDOE~1 ; - ;
; RD[3] ; 68 ; -- ; 7 ; 1 ; 0 ; no ; no ; no ; yes ; no ; TTL ; User ; 10 pF ; RDOE~1 ; - ;
; RD[4] ; 65 ; -- ; 7 ; 1 ; 0 ; no ; no ; no ; yes ; no ; TTL ; User ; 10 pF ; RDOE~1 ; - ;
; RD[5] ; 63 ; -- ; 7 ; 1 ; 0 ; no ; no ; no ; yes ; no ; TTL ; User ; 10 pF ; RDOE~1 ; - ;
; RD[6] ; 64 ; -- ; 7 ; 1 ; 0 ; no ; no ; no ; yes ; no ; TTL ; User ; 10 pF ; RDOE~1 ; - ;
; RD[7] ; 61 ; -- ; 6 ; 1 ; 0 ; no ; no ; no ; yes ; no ; TTL ; User ; 10 pF ; RDOE~1 ; - ;
+-------+-------+----------+-----+-----------------------+--------------------+--------+----------------+-----------------+----------------+------------+--------------+----------------------+-------+----------------------+---------------------+
+-------------------------------------------------------------------------------------------------------+
; All Package Pins ;
+----------+------------+----------+----------------+--------+--------------+---------+-----------------+
; Location ; Pad Number ; I/O Bank ; Pin Name/Usage ; Dir. ; I/O Standard ; Voltage ; User Assignment ;
+----------+------------+----------+----------------+--------+--------------+---------+-----------------+
; 1 ; 0 ; -- ; nRES ; input ; TTL ; ; Y ;
; 2 ; 1 ; -- ; PHI1in ; input ; TTL ; ; Y ;
; 3 ; 2 ; -- ; VCCINT ; power ; ; 5.0V ; ;
; 4 ; 3 ; -- ; A[6] ; input ; TTL ; ; Y ;
; 5 ; 4 ; -- ; A[7] ; input ; TTL ; ; Y ;
; 6 ; 5 ; -- ; Q3 ; input ; TTL ; ; Y ;
; 7 ; 6 ; -- ; GND ; gnd ; ; ; ;
; 8 ; 7 ; -- ; PHI0in ; input ; TTL ; ; Y ;
; 9 ; 8 ; -- ; A[8] ; input ; TTL ; ; Y ;
; 10 ; 9 ; -- ; A[9] ; input ; TTL ; ; Y ;
; 11 ; 10 ; -- ; A[10] ; input ; TTL ; ; Y ;
; 12 ; 11 ; -- ; A[11] ; input ; TTL ; ; Y ;
; 13 ; 12 ; -- ; VCCIO ; power ; ; 5.0V ; ;
; 14 ; 13 ; -- ; TDI ; input ; TTL ; ; N ;
; 15 ; 14 ; -- ; A[12] ; input ; TTL ; ; Y ;
; 16 ; 15 ; -- ; A[13] ; input ; TTL ; ; Y ;
; 17 ; 16 ; -- ; A[14] ; input ; TTL ; ; Y ;
; 18 ; 17 ; -- ; A[15] ; input ; TTL ; ; Y ;
; 19 ; 18 ; -- ; GND ; gnd ; ; ; ;
; 20 ; 19 ; -- ; nWE ; input ; TTL ; ; Y ;
; 21 ; 20 ; -- ; nDEVSEL ; input ; TTL ; ; Y ;
; 22 ; 21 ; -- ; nINH ; output ; TTL ; ; Y ;
; 23 ; 22 ; -- ; TMS ; input ; TTL ; ; N ;
; 24 ; 23 ; -- ; nIOSTRB ; input ; TTL ; ; Y ;
; 25 ; 24 ; -- ; D[7] ; bidir ; TTL ; ; Y ;
; 26 ; 25 ; -- ; VCCIO ; power ; ; 5.0V ; ;
; 27 ; 26 ; -- ; D[6] ; bidir ; TTL ; ; Y ;
; 28 ; 27 ; -- ; D[5] ; bidir ; TTL ; ; Y ;
; 29 ; 28 ; -- ; D[4] ; bidir ; TTL ; ; Y ;
; 30 ; 29 ; -- ; RESERVED ; ; ; ; ;
; 31 ; 30 ; -- ; RESERVED ; ; ; ; ;
; 32 ; 31 ; -- ; GND ; gnd ; ; ; ;
; 33 ; 32 ; -- ; D[3] ; bidir ; TTL ; ; Y ;
; 34 ; 33 ; -- ; D[2] ; bidir ; TTL ; ; Y ;
; 35 ; 34 ; -- ; D[1] ; bidir ; TTL ; ; Y ;
; 36 ; 35 ; -- ; D[0] ; bidir ; TTL ; ; Y ;
; 37 ; 36 ; -- ; RESERVED ; ; ; ; ;
; 38 ; 37 ; -- ; VCCIO ; power ; ; 5.0V ; ;
; 39 ; 38 ; -- ; nCAS0 ; output ; TTL ; ; Y ;
; 40 ; 39 ; -- ; nCAS1 ; output ; TTL ; ; Y ;
; 41 ; 40 ; -- ; nRCS ; output ; TTL ; ; Y ;
; 42 ; 41 ; -- ; GND ; gnd ; ; ; ;
; 43 ; 42 ; -- ; VCCINT ; power ; ; 5.0V ; ;
; 44 ; 43 ; -- ; nMode ; input ; TTL ; ; Y ;
; 45 ; 44 ; -- ; nROE ; output ; TTL ; ; Y ;
; 46 ; 45 ; -- ; RA[9] ; output ; TTL ; ; Y ;
; 47 ; 46 ; -- ; GND ; gnd ; ; ; ;
; 48 ; 47 ; -- ; RA[10] ; output ; TTL ; ; Y ;
; 49 ; 48 ; -- ; RA[3] ; output ; TTL ; ; Y ;
; 50 ; 49 ; -- ; RA[2] ; output ; TTL ; ; Y ;
; 51 ; 50 ; -- ; RA[5] ; output ; TTL ; ; Y ;
; 52 ; 51 ; -- ; RA[0] ; output ; TTL ; ; Y ;
; 53 ; 52 ; -- ; VCCIO ; power ; ; 5.0V ; ;
; 54 ; 53 ; -- ; RA[1] ; output ; TTL ; ; Y ;
; 55 ; 54 ; -- ; RA[4] ; output ; TTL ; ; Y ;
; 56 ; 55 ; -- ; RA[7] ; output ; TTL ; ; Y ;
; 57 ; 56 ; -- ; RA[6] ; output ; TTL ; ; Y ;
; 58 ; 57 ; -- ; RA[8] ; output ; TTL ; ; Y ;
; 59 ; 58 ; -- ; GND ; gnd ; ; ; ;
; 60 ; 59 ; -- ; nRAS ; output ; TTL ; ; Y ;
; 61 ; 60 ; -- ; RD[7] ; bidir ; TTL ; ; Y ;
; 62 ; 61 ; -- ; TCK ; input ; TTL ; ; N ;
; 63 ; 62 ; -- ; RD[5] ; bidir ; TTL ; ; Y ;
; 64 ; 63 ; -- ; RD[6] ; bidir ; TTL ; ; Y ;
; 65 ; 64 ; -- ; RD[4] ; bidir ; TTL ; ; Y ;
; 66 ; 65 ; -- ; VCCIO ; power ; ; 5.0V ; ;
; 67 ; 66 ; -- ; nRWE ; output ; TTL ; ; Y ;
; 68 ; 67 ; -- ; RD[3] ; bidir ; TTL ; ; Y ;
; 69 ; 68 ; -- ; RD[2] ; bidir ; TTL ; ; Y ;
; 70 ; 69 ; -- ; RD[1] ; bidir ; TTL ; ; Y ;
; 71 ; 70 ; -- ; TDO ; output ; TTL ; ; N ;
; 72 ; 71 ; -- ; GND ; gnd ; ; ; ;
; 73 ; 72 ; -- ; RD[0] ; bidir ; TTL ; ; Y ;
; 74 ; 73 ; -- ; nIOSEL ; input ; TTL ; ; Y ;
; 75 ; 74 ; -- ; A[0] ; input ; TTL ; ; Y ;
; 76 ; 75 ; -- ; A[1] ; input ; TTL ; ; Y ;
; 77 ; 76 ; -- ; A[2] ; input ; TTL ; ; Y ;
; 78 ; 77 ; -- ; VCCIO ; power ; ; 5.0V ; ;
; 79 ; 78 ; -- ; A[3] ; input ; TTL ; ; Y ;
; 80 ; 79 ; -- ; A[4] ; input ; TTL ; ; Y ;
; 81 ; 80 ; -- ; A[5] ; input ; TTL ; ; Y ;
; 82 ; 81 ; -- ; GND ; gnd ; ; ; ;
; 83 ; 82 ; -- ; C7M ; input ; TTL ; ; Y ;
; 84 ; 83 ; -- ; C7M_2 ; input ; TTL ; ; Y ;
+----------+------------+----------+----------------+--------+--------------+---------+-----------------+
Note: Pin directions (input, output or bidir) are based on device operating in user mode.
+--------------------------------------------------------------------------------------------------+
; I/O Standard ;
+--------------+------------+----------------------+-------------------+-------------------+-------+
; I/O Standard ; Input Vref ; Dedicated Input Pins ; Pins in I/O Bank1 ; Pins in I/O Bank2 ; Total ;
+--------------+------------+----------------------+-------------------+-------------------+-------+
; TTL ; - ; 4 ; 0 ; 0 ; 4 ;
+--------------+------------+----------------------+-------------------+-------------------+-------+
+----------------------------------------------------------------------+
; Dedicated Inputs I/O ;
+--------+-------+-------+-------+--------------+------------+---------+
; Name ; Pin # ; Type ; VCCIO ; I/O Standard ; Input Vref ; Current ;
+--------+-------+-------+-------+--------------+------------+---------+
; C7M ; 83 ; Input ; -- ; TTL ; - ; 0 mA ;
; C7M_2 ; 84 ; Input ; -- ; TTL ; - ; 0 mA ;
; PHI1in ; 2 ; Input ; -- ; TTL ; - ; 0 mA ;
; nRES ; 1 ; Input ; -- ; TTL ; - ; 0 mA ;
+--------+-------+-------+-------+--------------+------------+---------+
+-----------------------------------------------+
; Output Pin Default Load For Reported TCO ;
+--------------+-------+------------------------+
; I/O Standard ; Load ; Termination Resistance ;
+--------------+-------+------------------------+
; 3.3-V LVTTL ; 10 pF ; Not Available ;
; 3.3-V LVCMOS ; 10 pF ; Not Available ;
; TTL ; 10 pF ; Not Available ;
+--------------+-------+------------------------+
Note: User assignments will override these defaults. The user specified values are listed in the Output Pins and Bidir Pins tables.
+-----------------------------------------------------------------------------------------------+
; Fitter Resource Utilization by Entity ;
+----------------------------+------------+------+-------------------------------+--------------+
; Compilation Hierarchy Node ; Macrocells ; Pins ; Full Hierarchy Name ; Library Name ;
+----------------------------+------------+------+-------------------------------+--------------+
; |GR8RAM ; 105 ; 65 ; |GR8RAM ; work ;
; |lpm_counter:Ref_rtl_0| ; 4 ; 0 ; |GR8RAM|lpm_counter:Ref_rtl_0 ; work ;
+----------------------------+------------+------+-------------------------------+--------------+
+--------------------------------------------------------------------------------------------------+
; Control Signals ;
+-----------+----------+---------+--------------+--------+----------------------+------------------+
; Name ; Location ; Fan-Out ; Usage ; Global ; Global Resource Used ; Global Line Name ;
+-----------+----------+---------+--------------+--------+----------------------+------------------+
; A[0] ; PIN_75 ; 15 ; Clock enable ; no ; -- ; -- ;
; A[1] ; PIN_76 ; 15 ; Clock enable ; no ; -- ; -- ;
; A[2] ; PIN_77 ; 15 ; Clock enable ; no ; -- ; -- ;
; A[3] ; PIN_79 ; 15 ; Clock enable ; no ; -- ; -- ;
; BankWR_MC ; LC110 ; 8 ; Clock enable ; no ; -- ; -- ;
; C7M ; PIN_83 ; 54 ; Clock ; yes ; On ; -- ;
; PHI1b9_MC ; LC41 ; 5 ; Clock enable ; no ; -- ; -- ;
; REGEN ; LC98 ; 7 ; Clock enable ; no ; -- ; -- ;
; S[0] ; LC128 ; 52 ; Clock enable ; no ; -- ; -- ;
; S[1] ; LC118 ; 51 ; Clock enable ; no ; -- ; -- ;
; S[2] ; LC113 ; 53 ; Clock enable ; no ; -- ; -- ;
; nDEVSEL ; PIN_21 ; 16 ; Clock enable ; no ; -- ; -- ;
; nIOSEL ; PIN_74 ; 13 ; Clock enable ; no ; -- ; -- ;
; nRES ; PIN_1 ; 54 ; Async. clear ; yes ; On ; -- ;
; nWE ; PIN_20 ; 15 ; Clock enable ; no ; -- ; -- ;
+-----------+----------+---------+--------------+--------+----------------------+------------------+
+---------------------------------------------------------------------+
; Global & Other Fast Signals ;
+------+----------+---------+----------------------+------------------+
; Name ; Location ; Fan-Out ; Global Resource Used ; Global Line Name ;
+------+----------+---------+----------------------+------------------+
; C7M ; PIN_83 ; 54 ; On ; -- ;
; nRES ; PIN_1 ; 54 ; On ; -- ;
+------+----------+---------+----------------------+------------------+
+-----------------------------------------+
; Non-Global High Fan-Out Signals ;
+-------------------------------+---------+
; Name ; Fan-Out ;
+-------------------------------+---------+
; S[2] ; 53 ;
; S[0] ; 52 ;
; S[1] ; 51 ;
; nDEVSEL ; 16 ;
; nWE ; 15 ;
; A[3] ; 15 ;
; A[2] ; 15 ;
; A[1] ; 15 ;
; A[0] ; 15 ;
; nIOSEL ; 13 ;
; nIOSTRB ; 12 ;
; Addr[8] ; 11 ;
; Addr[0] ; 11 ;
; ASel ; 11 ;
; IncAddrL ; 11 ;
; IncAddrM ; 10 ;
; Addr[9] ; 10 ;
; Addr[1] ; 10 ;
; Addr[16] ; 10 ;
; IncAddrH ; 9 ;
; Addr[10] ; 9 ;
; Addr[17] ; 9 ;
; Addr[2] ; 9 ;
; AddrLWR_MC ; 9 ;
; AddrMWR_MC ; 9 ;
; RAMSEL_MC ; 9 ;
; D[7]~7 ; 8 ;
; FullIOEN ; 8 ;
; Addr[11] ; 8 ;
; Addr[18] ; 8 ;
; Addr[3] ; 8 ;
; Bank[0] ; 8 ;
; BankWR_MC ; 8 ;
; AddrHWR_MC ; 8 ;
; RDOE~1 ; 8 ;
; DOE~5 ; 8 ;
; Addr[22] ; 7 ;
; Addr[12] ; 7 ;
; Addr[19] ; 7 ;
; Addr[4] ; 7 ;
; Bank[1] ; 7 ;
; lpm_counter:Ref_rtl_0|dffs[3] ; 7 ;
; lpm_counter:Ref_rtl_0|dffs[2] ; 7 ;
; REGEN ; 7 ;
; lpm_counter:Ref_rtl_0|dffs[0] ; 7 ;
; D[6]~6 ; 6 ;
; D[5]~5 ; 6 ;
; D[4]~4 ; 6 ;
; D[3]~3 ; 6 ;
; D[2]~2 ; 6 ;
; D[1]~1 ; 6 ;
; D[0]~0 ; 6 ;
; Addr[13] ; 6 ;
; Addr[20] ; 6 ;
; Bank[2] ; 6 ;
; Addr[5] ; 6 ;
; lpm_counter:Ref_rtl_0|dffs[1] ; 6 ;
; Addr[6] ; 5 ;
; Addr[21] ; 5 ;
; Addr[14] ; 5 ;
; Bank[3] ; 5 ;
; PHI1b9_MC ; 5 ;
; Addr[15] ; 4 ;
; Addr[7] ; 4 ;
; Bank[4] ; 4 ;
; Bank[5] ; 3 ;
; IOROMEN ; 3 ;
; CSDBEN ; 3 ;
; PHI0seen ; 3 ;
; PHI1reg ; 3 ;
; PHI1in ; 2 ;
; Addr[23] ; 2 ;
; Bank[6] ; 2 ;
; CASr ; 2 ;
; RD[7]~7 ; 1 ;
; RD[6]~6 ; 1 ;
; RD[5]~5 ; 1 ;
; RD[4]~4 ; 1 ;
; RD[3]~3 ; 1 ;
; RD[2]~2 ; 1 ;
; RD[1]~1 ; 1 ;
; RD[0]~0 ; 1 ;
; A[10] ; 1 ;
; A[9] ; 1 ;
; A[8] ; 1 ;
; A[7] ; 1 ;
; A[6] ; 1 ;
; A[5] ; 1 ;
; A[4] ; 1 ;
; ~VCC~0 ; 1 ;
; RA~120 ; 1 ;
; RA~108 ; 1 ;
; RA~101 ; 1 ;
; RA~94 ; 1 ;
; RA~87 ; 1 ;
; RA~80 ; 1 ;
; RA~79 ; 1 ;
; RA~73 ; 1 ;
; Bank[7] ; 1 ;
; IncAddrM~9 ; 1 ;
; comb~38 ; 1 ;
; comb~34 ; 1 ;
; CAS0f ; 1 ;
; CAS1f ; 1 ;
; RA~68 ; 1 ;
; RA~65 ; 1 ;
; RA~62 ; 1 ;
; comb~31 ; 1 ;
; RASr ; 1 ;
; RASf ; 1 ;
; comb~29 ; 1 ;
; PHI1b8_MC ; 1 ;
; PHI1b7_MC ; 1 ;
; PHI1b6_MC ; 1 ;
; PHI1b5_MC ; 1 ;
; PHI1b4_MC ; 1 ;
; PHI1b3_MC ; 1 ;
; PHI1b2_MC ; 1 ;
; comb~25 ; 1 ;
; PHI1b1_MC ; 1 ;
; nWE~1 ; 1 ;
; PHI1b0_MC ; 1 ;
; D[7]~38 ; 1 ;
; D[6]~36 ; 1 ;
; D[5]~34 ; 1 ;
; D[4]~32 ; 1 ;
; D[3]~30 ; 1 ;
; D[2]~28 ; 1 ;
; D[1]~26 ; 1 ;
; D[0]~24 ; 1 ;
; Dout[7]~120 ; 1 ;
; Dout[6]~114 ; 1 ;
; Dout[5]~108 ; 1 ;
; Dout[4]~102 ; 1 ;
; Dout[3]~96 ; 1 ;
; Dout[2]~90 ; 1 ;
; Dout[1]~84 ; 1 ;
; Dout[0]~78 ; 1 ;
+-------------------------------+---------+
+--------------------------------------------------+
; Other Routing Usage Summary ;
+-----------------------------+--------------------+
; Other Routing Resource Type ; Usage ;
+-----------------------------+--------------------+
; Output enables ; 2 / 6 ( 33 % ) ;
; PIA buffers ; 206 / 288 ( 72 % ) ;
; PIAs ; 241 / 288 ( 84 % ) ;
+-----------------------------+--------------------+
+-----------------------------------------------------------------------------+
; LAB External Interconnect ;
+-----------------------------------------------+-----------------------------+
; LAB External Interconnects (Average = 30.13) ; Number of LABs (Total = 8) ;
+-----------------------------------------------+-----------------------------+
; 0 - 2 ; 0 ;
; 3 - 5 ; 0 ;
; 6 - 8 ; 0 ;
; 9 - 11 ; 0 ;
; 12 - 14 ; 0 ;
; 15 - 17 ; 0 ;
; 18 - 20 ; 0 ;
; 21 - 23 ; 0 ;
; 24 - 26 ; 0 ;
; 27 - 29 ; 3 ;
; 30 - 32 ; 5 ;
+-----------------------------------------------+-----------------------------+
+-----------------------------------------------------------------------+
; LAB Macrocells ;
+-----------------------------------------+-----------------------------+
; Number of Macrocells (Average = 13.13) ; Number of LABs (Total = 8) ;
+-----------------------------------------+-----------------------------+
; 0 ; 0 ;
; 1 ; 0 ;
; 2 ; 0 ;
; 3 ; 0 ;
; 4 ; 0 ;
; 5 ; 0 ;
; 6 ; 0 ;
; 7 ; 0 ;
; 8 ; 0 ;
; 9 ; 2 ;
; 10 ; 0 ;
; 11 ; 1 ;
; 12 ; 1 ;
; 13 ; 0 ;
; 14 ; 0 ;
; 15 ; 0 ;
; 16 ; 4 ;
+-----------------------------------------+-----------------------------+
+-------------------------------------------------------------------------------+
; Shareable Expander ;
+-------------------------------------------------+-----------------------------+
; Number of shareable expanders (Average = 0.13) ; Number of LABs (Total = 1) ;
+-------------------------------------------------+-----------------------------+
; 0 ; 7 ;
; 1 ; 1 ;
+-------------------------------------------------+-----------------------------+
+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Logic Cell Interconnection ;
+-----+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; LAB ; Logic Cell ; Input ; Output ;
+-----+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; A ; LC4 ; C7M, nRES, D[3], AddrLWR_MC, S[0], S[2], S[1], Addr[3], IncAddrL, Addr[2], Addr[1], Addr[0] ; Dout[3]~96, Addr[3], Addr[4], Addr[5], Addr[6], Addr[7], IncAddrM, RA~80 ;
; A ; LC2 ; C7M, nRES, D[1], AddrLWR_MC, S[0], S[2], S[1], Addr[1], IncAddrL, Addr[0] ; Dout[1]~84, Addr[1], Addr[2], Addr[3], Addr[4], Addr[5], Addr[6], Addr[7], IncAddrM, RA~120 ;
; A ; LC7 ; C7M, nRES, D[6], AddrLWR_MC, S[0], S[2], S[1], Addr[6], IncAddrL, Addr[5], Addr[4], Addr[3], Addr[2], Addr[1], Addr[0] ; Dout[6]~114, Addr[6], Addr[7], IncAddrM, RA~101 ;
; A ; LC9 ; C7M, nRES, D[0], AddrMWR_MC, S[2], S[1], S[0], Addr[8], IncAddrM ; Dout[0]~78, Addr[8], Addr[9], Addr[10], Addr[11], RA~62, Addr[12], Addr[13], Addr[14], Addr[15], IncAddrH ;
; A ; LC5 ; C7M, nRES, D[4], AddrLWR_MC, S[0], S[2], S[1], Addr[4], IncAddrL, Addr[3], Addr[2], Addr[1], Addr[0] ; Dout[4]~102, Addr[4], Addr[5], Addr[6], Addr[7], IncAddrM, RA~87 ;
; A ; LC3 ; C7M, nRES, D[2], AddrLWR_MC, S[0], S[2], S[1], Addr[2], IncAddrL, Addr[1], Addr[0] ; Dout[2]~90, Addr[2], Addr[3], Addr[4], Addr[5], Addr[6], Addr[7], IncAddrM, RA~79 ;
; A ; LC1 ; C7M, nRES, D[0], AddrLWR_MC, S[0], S[2], S[1], Addr[0], IncAddrL ; Dout[0]~78, Addr[0], Addr[1], Addr[2], Addr[3], Addr[4], Addr[5], Addr[6], Addr[7], IncAddrM, RA~73 ;
; A ; LC6 ; C7M, nRES, D[5], AddrLWR_MC, S[0], S[2], S[1], Addr[5], IncAddrL, Addr[4], Addr[3], Addr[2], Addr[1], Addr[0] ; Dout[5]~108, Addr[5], Addr[6], Addr[7], IncAddrM, RA~94 ;
; A ; LC8 ; C7M, nRES, D[7], AddrLWR_MC, S[0], S[2], S[1], Addr[7], IncAddrL, Addr[6], Addr[5], Addr[4], Addr[3], Addr[2], Addr[1], Addr[0] ; Dout[7]~120, Addr[7], IncAddrM, RA~108 ;
; A ; LC11 ; C7M, nRES, D[2], AddrMWR_MC, S[2], S[1], S[0], Addr[10], IncAddrM, Addr[9], Addr[8] ; Dout[2]~90, Addr[10], Addr[11], Addr[12], Addr[13], Addr[14], RA~68, Addr[15], IncAddrH ;
; A ; LC10 ; C7M, nRES, D[1], AddrMWR_MC, S[2], S[1], S[0], Addr[9], IncAddrM, Addr[8] ; Dout[1]~84, Addr[9], Addr[10], Addr[11], RA~65, Addr[12], Addr[13], Addr[14], Addr[15], IncAddrH ;
; A ; LC12 ; C7M, nRES, D[3], AddrMWR_MC, S[2], S[1], S[0], Addr[11], IncAddrM, Addr[10], Addr[9], Addr[8] ; Dout[3]~96, Addr[11], Addr[12], Addr[13], Addr[14], Addr[15], IncAddrH, RA~73 ;
; A ; LC15 ; C7M, nRES, D[6], AddrMWR_MC, S[2], S[1], S[0], Addr[14], IncAddrM, Addr[13], Addr[12], Addr[11], Addr[10], Addr[9], Addr[8] ; Dout[6]~114, Addr[14], Addr[15], IncAddrH, RA~80 ;
; A ; LC16 ; C7M, nRES, D[7], AddrMWR_MC, S[2], S[1], S[0], Addr[15], IncAddrM, Addr[14], Addr[13], Addr[12], Addr[11], Addr[10], Addr[9], Addr[8] ; Dout[7]~120, Addr[15], IncAddrH, RA~87 ;
; A ; LC14 ; C7M, nRES, D[5], AddrMWR_MC, S[2], S[1], S[0], Addr[13], IncAddrM, Addr[12], Addr[11], Addr[10], Addr[9], Addr[8] ; Dout[5]~108, Addr[13], Addr[14], Addr[15], IncAddrH, RA~79 ;
; A ; LC13 ; C7M, nRES, D[4], AddrMWR_MC, S[2], S[1], S[0], Addr[12], IncAddrM, Addr[11], Addr[10], Addr[9], Addr[8] ; Dout[4]~102, Addr[12], Addr[13], Addr[14], Addr[15], IncAddrH, RA~120 ;
; B ; LC26 ; C7M, nRES, D[4], BankWR_MC, S[0], S[2], S[1] ; RA~87, RA~94, RA~101, RA~108 ;
; B ; LC20 ; C7M, nRES, D[1], AddrHWR_MC, S[2], S[0], S[1], Addr[17], IncAddrH, Addr[16] ; Dout[1]~84, Addr[17], Addr[18], Addr[19], Addr[20], Addr[21], Addr[22], Addr[23], RA~101 ;
; B ; LC28 ; C7M, nRES, D[2], BankWR_MC, S[0], S[2], S[1] ; RA~79, RA~80, RA~87, RA~94, RA~101, RA~108 ;
; B ; LC24 ; C7M, nRES, D[2], AddrHWR_MC, S[2], S[0], S[1], Addr[18], IncAddrH, Addr[17], Addr[16] ; Dout[2]~90, Addr[18], Addr[19], Addr[20], Addr[21], Addr[22], Addr[23], RA~108 ;
; B ; LC25 ; C7M, nRES, D[1], BankWR_MC, S[0], S[2], S[1] ; RA~79, RA~80, RA~87, RA~94, RA~101, RA~108, RA~120 ;
; B ; LC22 ; C7M, nRES, D[6], AddrHWR_MC, S[2], S[0], S[1], Addr[22], IncAddrH, Addr[21], Addr[20], Addr[19], Addr[18], Addr[17], Addr[16] ; Dout[6]~114, Addr[22], CAS1f, CAS0f, comb~34, comb~38, Addr[23] ;
; B ; LC19 ; C7M, nRES, D[6], BankWR_MC, S[0], S[2], S[1] ; RA~101, RA~108 ;
; B ; LC27 ; C7M, nRES, D[7], AddrMWR_MC, Addr[15], S[1], S[2], S[0], IncAddrH, Addr[14], Addr[13], Addr[12], Addr[11], Addr[10], Addr[9], Addr[8], IncAddrM ; Addr[16], Addr[17], Addr[18], Addr[19], Addr[20], Addr[21], Addr[22], IncAddrH, Addr[23] ;
; B ; LC18 ; C7M, nRES, D[5], AddrHWR_MC, S[2], S[0], S[1], Addr[21], IncAddrH, Addr[20], Addr[19], Addr[18], Addr[17], Addr[16] ; Dout[5]~108, Addr[21], RA~68, Addr[22], Addr[23] ;
; B ; LC30 ; C7M, nRES, D[7], AddrHWR_MC, S[2], S[0], S[1], Addr[23], IncAddrH, Addr[22], Addr[21], Addr[20], Addr[19], Addr[18], Addr[17], Addr[16] ; Dout[7]~120, Addr[23] ;
; B ; LC31 ; C7M, nRES, D[5], BankWR_MC, S[0], S[2], S[1] ; RA~94, RA~101, RA~108 ;
; B ; LC17 ; ; nINH ;
; B ; LC23 ; PHI1b0_MC ; PHI1b2_MC ;
; B ; LC21 ; C7M, nRES, D[4], AddrHWR_MC, S[2], S[0], S[1], Addr[20], IncAddrH, Addr[19], Addr[18], Addr[17], Addr[16] ; Dout[4]~102, Addr[20], RA~65, Addr[21], Addr[22], Addr[23] ;
; B ; LC32 ; C7M, nRES, D[3], BankWR_MC, S[0], S[2], S[1] ; RA~80, RA~87, RA~94, RA~101, RA~108 ;
; B ; LC29 ; C7M, nRES, D[3], AddrHWR_MC, S[2], S[0], S[1], Addr[19], IncAddrH, Addr[18], Addr[17], Addr[16] ; Dout[3]~96, Addr[19], RA~62, Addr[20], Addr[21], Addr[22], Addr[23] ;
; C ; LC38 ; RD[4], nDEVSEL, A[0], A[1], A[2], A[3], Addr[12], Addr[20], Addr[4] ; D[4] ;
; C ; LC40 ; RD[5], nDEVSEL, A[0], A[1], A[2], A[3], Addr[13], Addr[21], Addr[5] ; D[5] ;
; C ; LC43 ; RD[6], nDEVSEL, A[0], A[1], A[2], A[3], Addr[14], Addr[22], Addr[6] ; D[6] ;
; C ; LC39 ; PHI1b4_MC ; PHI1b6_MC ;
; C ; LC36 ; C7M, nRES, RAMSEL_MC, S[0], S[2], S[1], IncAddrL ; IncAddrL, Addr[0], Addr[1], Addr[2], Addr[3], Addr[4], Addr[5], Addr[6], Addr[7], IncAddrM~9, IncAddrM ;
; C ; LC48 ; C7M, nRES, PHI1b9_MC ; S[0], S[1], S[2] ;
; C ; LC41 ; PHI1in, PHI1b8_MC ; PHI1reg, PHI0seen, S[0], S[1], S[2] ;
; C ; LC33 ; PHI1in ; PHI1b1_MC ;
; C ; LC45 ; RD[7], nDEVSEL, A[0], A[1], A[2], A[3], Addr[15], Addr[23], Addr[7] ; D[7] ;
; C ; LC37 ; PHI1b7_MC ; PHI1b9_MC ;
; C ; LC35 ; C7M, nRES, PHI1b9_MC ; S[0], S[1], S[2] ;
; C ; LC34 ; PHI1b3_MC ; PHI1b5_MC ;
; D ; LC59 ; RD[1], nDEVSEL, A[0], A[1], A[2], A[3], Addr[9], Addr[17], Addr[1] ; D[1] ;
; D ; LC61 ; RD[2], nDEVSEL, A[0], A[1], A[2], A[3], Addr[10], Addr[18], Addr[2] ; D[2] ;
; D ; LC64 ; RD[3], nDEVSEL, A[0], A[1], A[2], A[3], Addr[11], Addr[19], Addr[3] ; D[3] ;
; D ; LC56 ; CSDBEN, nWE ; RD[0], RD[1], RD[2], RD[3], RD[4], RD[5], RD[6], RD[7] ;
; D ; LC57 ; RD[0], nDEVSEL, A[0], A[1], A[2], A[3], Addr[8], Addr[16], Addr[0] ; D[0] ;
; D ; LC63 ; PHI1b6_MC ; PHI1b8_MC ;
; D ; LC49 ; CSDBEN, nIOSEL, IOROMEN, nIOSTRB ; nRCS ;
; D ; LC53 ; Addr[22], CASr, RAMSEL_MC, CAS0f ; nCAS0 ;
; D ; LC51 ; Addr[22], CASr, RAMSEL_MC, CAS1f ; nCAS1 ;
; E ; LC72 ; Addr[21], ASel, Addr[10] ; RA[10] ;
; E ; LC78 ; C7M, nRES, S[2] ; DOE~5, RDOE~1, comb~29 ;
; E ; LC69 ; Addr[20], ASel, Addr[9] ; RA[9] ;
; E ; LC67 ; nWE ; nROE ;
; E ; LC71 ; C7M, nRES, D[0], BankWR_MC, S[0], S[2], S[1] ; RA~73, RA~79, RA~80, RA~87, RA~94, RA~101, RA~108, RA~120 ;
; E ; LC68 ; C7M, nRES, D[0], AddrHWR_MC, S[1], S[2], Addr[16], S[0], IncAddrH ; Dout[0]~78, Addr[16], Addr[17], Addr[18], Addr[19], Addr[20], Addr[21], Addr[22], Addr[23], RA~94 ;
; E ; LC79 ; C7M, nRES, D[7], BankWR_MC, S[0], S[2], S[1] ; RA~108 ;
; E ; LC80 ; Bank[0], FullIOEN, nIOSTRB, Addr[11], ASel, nIOSEL, Addr[0] ; RA[0] ;
; E ; LC75 ; FullIOEN, Bank[2], Bank[1], nIOSTRB, Bank[0], Addr[13], ASel, nIOSEL, Addr[2] ; RA[2] ;
; E ; LC73 ; FullIOEN, Bank[2], Bank[1], Bank[0], nIOSTRB, Addr[14], ASel, nIOSEL, Addr[3], Bank[3] ; RA[3] ;
; E ; LC77 ; FullIOEN, Bank[4], Bank[3], Bank[2], Bank[1], Bank[0], nIOSTRB, Addr[16], ASel, nIOSEL, Addr[5], Bank[5] ; RA[5] ;
; F ; LC91 ; Addr[19], ASel, Addr[8] ; RA[8] ;
; F ; LC94 ; D[7] ; RD[7] ;
; F ; LC87 ; PHI1b1_MC ; PHI1b3_MC ;
; F ; LC85 ; FullIOEN, Bank[3], Bank[2], Bank[1], Bank[0], nIOSTRB, Addr[15], ASel, nIOSEL, Addr[4], Bank[4] ; RA[4] ;
; F ; LC89 ; PHI1b5_MC ; PHI1b7_MC ;
; F ; LC88 ; FullIOEN, Bank[5], Bank[4], Bank[3], Bank[2], Bank[1], Bank[0], nIOSTRB, Addr[17], ASel, nIOSEL, Addr[6], Bank[6] ; RA[6] ;
; F ; LC86 ; FullIOEN, Bank[6], Bank[5], Bank[4], Bank[3], Bank[2], Bank[1], Bank[0], nIOSTRB, Addr[18], ASel, nIOSEL, Addr[7], Bank[7] ; RA[7] ;
; F ; LC83 ; Addr[12], ASel, nIOSEL, nIOSTRB, Addr[1], FullIOEN, Bank[1], Bank[0] ; RA[1] ;
; F ; LC93 ; RASr, RASf ; nRAS ;
; G ; LC104 ; nDEVSEL, nIOSEL, nIOSTRB, nWE ; nRWE ;
; G ; LC99 ; D[6] ; RD[6] ;
; G ; LC97 ; D[5] ; RD[5] ;
; G ; LC101 ; D[4] ; RD[4] ;
; G ; LC107 ; D[2] ; RD[2] ;
; G ; LC109 ; D[1] ; RD[1] ;
; G ; LC112 ; REGEN, nDEVSEL, CSDBEN, nWE, nIOSEL, IOROMEN, nIOSTRB ; D[0], D[1], D[2], D[3], D[4], D[5], D[6], D[7] ;
; G ; LC110 ; A[0], nWE, REGEN, nDEVSEL, A[1], A[2], A[3] ; Bank[0], Bank[1], Bank[2], Bank[3], Bank[4], Bank[5], Bank[6], Bank[7] ;
; G ; LC100 ; A[1], A[0], A[2], A[3], nWE, REGEN, nDEVSEL ; Addr[0], Addr[1], Addr[2], Addr[3], Addr[4], Addr[5], Addr[6], Addr[7], IncAddrM ;
; G ; LC111 ; A[1], A[0], A[2], A[3], nWE, REGEN, nDEVSEL ; Addr[8], Addr[9], Addr[10], Addr[11], Addr[12], Addr[13], Addr[14], Addr[15], IncAddrH ;
; G ; LC108 ; A[1], A[0], A[2], A[3], nWE, REGEN, nDEVSEL ; Addr[16], Addr[17], Addr[18], Addr[19], Addr[20], Addr[21], Addr[22], Addr[23] ;
; G ; LC106 ; REGEN, nDEVSEL, A[1], A[0], A[2], A[3] ; IncAddrL, CASr, ASel, RASf, RASr, CAS1f, CAS0f, comb~34, comb~38 ;
; G ; LC102 ; C7M, nRES, D[7], D[6], D[5], D[4], D[3], D[2], D[1], D[0], A[0], S[0], S[2], S[1], nWE, REGEN, nDEVSEL, A[1], A[2], A[3] ; RA~73, RA~79, RA~80, RA~87, RA~94, RA~101, RA~108, RA~120 ;
; G ; LC103 ; C7M, nRES, nIOSEL, S[2], S[1], S[0], IOROMEN, A[0], A[4], A[5], A[6], A[7], A[8], A[9], A[10], nIOSTRB, A[1], A[2], A[3] ; DOE~5, IOROMEN, comb~29 ;
; G ; LC98 ; C7M, nRES, nIOSEL, S[2], S[1], S[0] ; DOE~5, RAMSEL_MC, AddrHWR_MC, AddrMWR_MC, AddrLWR_MC, BankWR_MC, FullIOEN ;
; G ; LC105 ; D[3] ; RD[3] ;
; H ; LC114 ; PHI1b2_MC ; PHI1b4_MC ;
; H ; LC115 ; D[0] ; RD[0] ;
; H ; LC116 ; C7M, nRES, nWE, S[0], RAMSEL_MC, S[2], S[1] ; comb~31 ;
; H ; LC125 ; C7M, nRES, lpm_counter:Ref_rtl_0|dffs[3], lpm_counter:Ref_rtl_0|dffs[2], lpm_counter:Ref_rtl_0|dffs[1], lpm_counter:Ref_rtl_0|dffs[0], S[2], S[1], S[0], Addr[22], nWE, RAMSEL_MC ; comb~38 ;
; H ; LC122 ; C7M, nRES, lpm_counter:Ref_rtl_0|dffs[3], lpm_counter:Ref_rtl_0|dffs[2], lpm_counter:Ref_rtl_0|dffs[1], lpm_counter:Ref_rtl_0|dffs[0], S[2], S[1], S[0], Addr[22], nWE, RAMSEL_MC ; comb~34 ;
; H ; LC120 ; C7M, nRES, nWE, S[0], RAMSEL_MC, S[2], S[1] ; RA~62, RA~65, RA~68, RA~73, RA~79, RA~80, RA~87, RA~94, RA~101, RA~108, RA~120 ;
; H ; LC119 ; C7M, nRES, S[1], S[2], nWE, RAMSEL_MC, S[0] ; comb~34, comb~38 ;
; H ; LC126 ; C7M, nRES, lpm_counter:Ref_rtl_0|dffs[3], lpm_counter:Ref_rtl_0|dffs[2], lpm_counter:Ref_rtl_0|dffs[1], lpm_counter:Ref_rtl_0|dffs[0], S[2], S[1], S[0] ; lpm_counter:Ref_rtl_0|dffs[0], lpm_counter:Ref_rtl_0|dffs[1], lpm_counter:Ref_rtl_0|dffs[2], lpm_counter:Ref_rtl_0|dffs[3], RASr, CAS1f, CAS0f ;
; H ; LC121 ; C7M, nRES, D[7], AddrLWR_MC, Addr[7], S[2], S[1], S[0], IncAddrL, Addr[6], Addr[5], Addr[4], Addr[3], Addr[2], Addr[1], Addr[0], IncAddrM, IncAddrM~9 ; Addr[8], Addr[9], Addr[10], Addr[11], Addr[12], Addr[13], Addr[14], IncAddrM, Addr[15], IncAddrH ;
; H ; LC123 ; C7M, nRES, lpm_counter:Ref_rtl_0|dffs[3], lpm_counter:Ref_rtl_0|dffs[0], lpm_counter:Ref_rtl_0|dffs[2], lpm_counter:Ref_rtl_0|dffs[1], S[2], S[1], S[0] ; lpm_counter:Ref_rtl_0|dffs[1], lpm_counter:Ref_rtl_0|dffs[2], lpm_counter:Ref_rtl_0|dffs[3], RASr, CAS1f, CAS0f ;
; H ; LC124 ; C7M, nRES, lpm_counter:Ref_rtl_0|dffs[1], lpm_counter:Ref_rtl_0|dffs[0], lpm_counter:Ref_rtl_0|dffs[2], lpm_counter:Ref_rtl_0|dffs[3], S[2], S[1], S[0] ; lpm_counter:Ref_rtl_0|dffs[0], lpm_counter:Ref_rtl_0|dffs[1], lpm_counter:Ref_rtl_0|dffs[2], lpm_counter:Ref_rtl_0|dffs[3], RASr, CAS1f, CAS0f ;
; H ; LC127 ; C7M, nRES, lpm_counter:Ref_rtl_0|dffs[3], lpm_counter:Ref_rtl_0|dffs[2], lpm_counter:Ref_rtl_0|dffs[0], S[2], S[1], S[0] ; lpm_counter:Ref_rtl_0|dffs[0], lpm_counter:Ref_rtl_0|dffs[1], lpm_counter:Ref_rtl_0|dffs[2], lpm_counter:Ref_rtl_0|dffs[3], RASr, CAS1f, CAS0f ;
; H ; LC113 ; C7M, nRES, PHI1reg, PHI0seen, PHI1b9_MC, S[1], S[2], S[0] ; S[0], S[1], S[2], CSDBEN, lpm_counter:Ref_rtl_0|dffs[0], REGEN, IOROMEN, lpm_counter:Ref_rtl_0|dffs[1], IncAddrL, lpm_counter:Ref_rtl_0|dffs[2], CASr, Addr[16], ASel, RASf, lpm_counter:Ref_rtl_0|dffs[3], Addr[0], RASr, Addr[1], Bank[0], Addr[8], Addr[2], Addr[9], Addr[3], Bank[1], Addr[17], Addr[4], Addr[18], Addr[5], Bank[2], Addr[10], Addr[11], Bank[3], Addr[19], Addr[20], Bank[4], Addr[12], Addr[13], Addr[14], Bank[5], Addr[21], Addr[22], CAS1f, CAS0f, Bank[6], Addr[6], Addr[7], IncAddrM~9, IncAddrM, Addr[15], IncAddrH, Addr[23], Bank[7], FullIOEN ;
; H ; LC118 ; C7M, nRES, PHI1reg, PHI0seen, PHI1b9_MC, S[0], S[1], S[2] ; S[0], S[1], S[2], lpm_counter:Ref_rtl_0|dffs[0], REGEN, IOROMEN, lpm_counter:Ref_rtl_0|dffs[1], IncAddrL, lpm_counter:Ref_rtl_0|dffs[2], CASr, Addr[16], ASel, RASf, lpm_counter:Ref_rtl_0|dffs[3], Addr[0], RASr, Addr[1], Bank[0], Addr[8], Addr[2], Addr[9], Addr[3], Bank[1], Addr[17], Addr[4], Addr[18], Addr[5], Bank[2], Addr[10], Addr[11], Bank[3], Addr[19], Addr[20], Bank[4], Addr[12], Addr[13], Addr[14], Bank[5], Addr[21], Addr[22], CAS1f, CAS0f, Bank[6], Addr[6], Addr[7], IncAddrM, Addr[15], IncAddrH, Addr[23], Bank[7], FullIOEN ;
; H ; LC128 ; C7M, nRES, PHI1reg, PHI0seen, PHI1b9_MC, S[0], S[2], S[1] ; S[0], S[1], S[2], lpm_counter:Ref_rtl_0|dffs[0], REGEN, IOROMEN, lpm_counter:Ref_rtl_0|dffs[1], IncAddrL, lpm_counter:Ref_rtl_0|dffs[2], CASr, Addr[16], ASel, RASf, lpm_counter:Ref_rtl_0|dffs[3], Addr[0], RASr, Addr[1], Bank[0], Addr[8], Addr[2], Addr[9], Addr[3], Bank[1], Addr[17], Addr[4], Addr[18], Addr[5], Bank[2], Addr[10], Addr[11], Bank[3], Addr[19], Addr[20], Bank[4], Addr[12], Addr[13], Addr[14], Bank[5], Addr[21], Addr[22], CAS1f, CAS0f, Bank[6], Addr[6], Addr[7], IncAddrM~9, IncAddrM, Addr[15], IncAddrH, Addr[23], Bank[7], FullIOEN ;
; H ; LC117 ; C7M, nRES, lpm_counter:Ref_rtl_0|dffs[3], lpm_counter:Ref_rtl_0|dffs[2], lpm_counter:Ref_rtl_0|dffs[1], lpm_counter:Ref_rtl_0|dffs[0], S[2], S[1], S[0], nWE, RAMSEL_MC ; comb~31 ;
+-----+------------+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
+---------------------------------------------------------------+
; Fitter Device Options ;
+----------------------------------------------+----------------+
; Option ; Setting ;
+----------------------------------------------+----------------+
; Enable user-supplied start-up clock (CLKUSR) ; Off ;
; Enable device-wide reset (DEV_CLRn) ; Off ;
; Enable device-wide output enable (DEV_OE) ; Off ;
; Enable INIT_DONE output ; Off ;
; Configuration scheme ; Passive Serial ;
; Security bit ; Off ;
; Base pin-out file on sameframe device ; Off ;
+----------------------------------------------+----------------+
+-----------------+
; Fitter Messages ;
+-----------------+
Warning (20028): Parallel compilation is not licensed and has been disabled
Info (119006): Selected device EPM7128SLC84-15 for design "GR8RAM"
Info: Quartus II 32-bit Fitter was successful. 0 errors, 1 warning
Info: Peak virtual memory: 287 megabytes
Info: Processing ended: Fri Oct 18 15:02:00 2019
Info: Elapsed time: 00:00:05
Info: Total CPU time (on all processors): 00:00:04