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; Architecture file for the FEMTO-8
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; default output format is a memory initialization file
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.outfmt mif
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; mif file is this big
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.mifwords 256
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.mifwidth 16
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; Opcodes for core instruction set
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.define r0 0
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.define r1 1
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.define r2 2
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.define r3 3
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.define r4 4
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.define r5 5
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.define r6 6
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.define r7 7
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.define ip 7
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.define LOAD_A 0
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.define LOAD_B 1
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.define INC 2
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.define DEC 3
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.define ASL 4
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.define LSR 5
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.define ROL 6
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.define ROR 7
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.define OR 8
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.define AND 9
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.define XOR 10
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.define ZERO 11
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.define ADD 12
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.define SUB 13
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.define ADC 14
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.define SBB 15
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; reg-reg op
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reg 4 3 3 { 00000 (1) 0 (0) (2) }
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mem 4 3 3 { 00001 (1) 0 (0) (2) }
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imm 3 3 8 { 11 (0) (1) (2) }
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mov 3 3 { 00000 (0) 00001 (1) }
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or 3 3 { 00000 (0) 01000 (1) }
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and 3 3 { 00000 (0) 01001 (1) }
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xor 3 3 { 00000 (0) 01010 (1) }
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add 3 3 { 00000 (0) 01100 (1) }
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sub 3 3 { 00000 (0) 01101 (1) }
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adc 3 3 { 00000 (0) 01110 (1) }
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sbb 3 3 { 00000 (0) 01111 (1) }
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inc 3 { 00000 (0) 00010 (0) }
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dec 3 { 00000 (0) 00011 (0) }
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asl 3 { 00000 (0) 00100 (0) }
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lsr 3 { 00000 (0) 00101 (0) }
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rol 3 { 00000 (0) 00110 (0) }
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ror 3 { 00000 (0) 00111 (0) }
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zero 3 { 00000 (0) 01011 (0) }
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load 3 3 { 00001 (0) 00001 (1) }
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lor 3 3 { 00001 (0) 01000 (1) }
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land 3 3 { 00001 (0) 01001 (1) }
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lxor 3 3 { 00001 (0) 01010 (1) }
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ladd 3 3 { 00001 (0) 01100 (1) }
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lsub 3 3 { 00001 (0) 01101 (1) }
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ladc 3 3 { 00001 (0) 01110 (1) }
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lsbb 3 3 { 00001 (0) 01111 (1) }
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ior 3 8 { 11 000 (0) (1) }
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iand 3 8 { 11 001 (0) (1) }
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ixor 3 8 { 11 010 (0) (1) }
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iadd 3 8 { 11 100 (0) (1) }
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isub 3 8 { 11 101 (0) (1) }
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iadc 3 8 { 11 110 (0) (1) }
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isbb 3 8 { 11 111 (0) (1) }
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constb 3 8 { 00100 (0) (1) }
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loadz 3 8 { 00101 (0) (1) }
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storez 3 8 { 00110 (0) (1) }
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branch 3 8 { 10 (0) 111 (1) }
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bcc 8 { 10 001 111 (0) }
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bcs 8 { 10 101 111 (0) }
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bnz 8 { 10 010 111 (0) }
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bz 8 { 10 110 111 (0) }
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reset { 1011100011111111 }
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; allow raw byte positioning
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byte 8 { (0) } ; One byte constant
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