6502/llvm-6502
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llvm-6502/test/MC/SystemZ/insn-bad-zEC12.s
Ulrich Weigand 1a21909e98 [SystemZ] Add z13 vector facility and MC support 
This patch adds support for the z13 processor type and its vector facility,
and adds MC support for all new instructions provided by that facilily.

Apart from defining the new instructions, the main changes are:

- Adding VR128, VR64 and VR32 register classes.
- Making FP64 a subclass of VR64 and FP32 a subclass of VR32.
- Adding a D(V,B) addressing mode for scatter/gather operations
- Adding 1-, 2-, and 3-bit immediate operands for some 4-bit fields.
  Until now all immediate operands have been the same width as the
  underlying field (hence the assert->return change in decode[SU]ImmOperand).

In addition, sys::getHostCPUName is extended to detect running natively
on a z13 machine.

Based on a patch by Richard Sandiford.



git-svn-id: https://llvm.org/svn/llvm-project/llvm/trunk@236520 91177308-0d34-0410-b5e6-96231b3b80d8
2015-05-05 19:23:40 +00:00

1579 lines
41 KiB
ArmAsm
Raw Permalink Blame History

# For zEC12 only.
# RUN: not llvm-mc -triple s390x-linux-gnu -mcpu=zEC12 < %s 2> %t
# RUN: FileCheck < %t %s
#CHECK: error: {{(instruction requires: vector)?}}
#CHECK: lcbb %r0, 0, 0
lcbb %r0, 0, 0
#CHECK: error: invalid operand
#CHECK: ntstg %r0, -524289
#CHECK: error: invalid operand
#CHECK: ntstg %r0, 524288
ntstg %r0, -524289
ntstg %r0, 524288
#CHECK: error: invalid operand
#CHECK: ppa %r0, %r0, -1
#CHECK: error: invalid operand
#CHECK: ppa %r0, %r0, 16
ppa %r0, %r0, -1
ppa %r0, %r0, 16
#CHECK: error: invalid operand
#CHECK: risbgn %r0,%r0,0,0,-1
#CHECK: error: invalid operand
#CHECK: risbgn %r0,%r0,0,0,64
#CHECK: error: invalid operand
#CHECK: risbgn %r0,%r0,0,-1,0
#CHECK: error: invalid operand
#CHECK: risbgn %r0,%r0,0,256,0
#CHECK: error: invalid operand
#CHECK: risbgn %r0,%r0,-1,0,0
#CHECK: error: invalid operand
#CHECK: risbgn %r0,%r0,256,0,0
risbgn %r0,%r0,0,0,-1
risbgn %r0,%r0,0,0,64
risbgn %r0,%r0,0,-1,0
risbgn %r0,%r0,0,256,0
risbgn %r0,%r0,-1,0,0
risbgn %r0,%r0,256,0,0
#CHECK: error: invalid operand
#CHECK: tabort -1
#CHECK: error: invalid operand
#CHECK: tabort 4096
#CHECK: error: invalid use of indexed addressing
#CHECK: tabort 0(%r1,%r2)
tabort -1
tabort 4096
tabort 0(%r1,%r2)
#CHECK: error: invalid operand
#CHECK: tbegin -1, 0
#CHECK: error: invalid operand
#CHECK: tbegin 4096, 0
#CHECK: error: invalid use of indexed addressing
#CHECK: tbegin 0(%r1,%r2), 0
#CHECK: error: invalid operand
#CHECK: tbegin 0, -1
#CHECK: error: invalid operand
#CHECK: tbegin 0, 65536
tbegin -1, 0
tbegin 4096, 0
tbegin 0(%r1,%r2), 0
tbegin 0, -1
tbegin 0, 65536
#CHECK: error: invalid operand
#CHECK: tbeginc -1, 0
#CHECK: error: invalid operand
#CHECK: tbeginc 4096, 0
#CHECK: error: invalid use of indexed addressing
#CHECK: tbeginc 0(%r1,%r2), 0
#CHECK: error: invalid operand
#CHECK: tbeginc 0, -1
#CHECK: error: invalid operand
#CHECK: tbeginc 0, 65536
tbeginc -1, 0
tbeginc 4096, 0
tbeginc 0(%r1,%r2), 0
tbeginc 0, -1
tbeginc 0, 65536
#CHECK: error: {{(instruction requires: vector)?}}
#CHECK: vab %v0, %v0, %v0
#CHECK: error: {{(instruction requires: vector)?}}
#CHECK: vaf %v0, %v0, %v0
#CHECK: error: {{(instruction requires: vector)?}}
#CHECK: vag %v0, %v0, %v0
#CHECK: error: {{(instruction requires: vector)?}}
#CHECK: vah %v0, %v0, %v0
#CHECK: error: {{(instruction requires: vector)?}}
#CHECK: vaq %v0, %v0, %v0
vab %v0, %v0, %v0
vaf %v0, %v0, %v0
vag %v0, %v0, %v0
vah %v0, %v0, %v0
vaq %v0, %v0, %v0
#CHECK: error: {{(instruction requires: vector)?}}
#CHECK: vaccb %v0, %v0, %v0
#CHECK: error: {{(instruction requires: vector)?}}
#CHECK: vaccf %v0, %v0, %v0
#CHECK: error: {{(instruction requires: vector)?}}
#CHECK: vaccg %v0, %v0, %v0
#CHECK: error: {{(instruction requires: vector)?}}
#CHECK: vacch %v0, %v0, %v0
#CHECK: error: {{(instruction requires: vector)?}}
#CHECK: vaccq %v0, %v0, %v0
vaccb %v0, %v0, %v0
vaccf %v0, %v0, %v0
vaccg %v0, %v0, %v0
vacch %v0, %v0, %v0
vaccq %v0, %v0, %v0
#CHECK: error: {{(instruction requires: vector)?}}
#CHECK: vacccq %v0, %v0, %v0
vacccq %v0, %v0, %v0
#CHECK: error: {{(instruction requires: vector)?}}
#CHECK: vacq %v0, %v0, %v0
vacq %v0, %v0, %v0
#CHECK: error: {{(instruction requires: vector)?}}
#CHECK: vavgb %v0, %v0, %v0
#CHECK: error: {{(instruction requires: vector)?}}
#CHECK: vavgf %v0, %v0, %v0
#CHECK: error: {{(instruction requires: vector)?}}
#CHECK: vavgg %v0, %v0, %v0
#CHECK: error: {{(instruction requires: vector)?}}
#CHECK: vavgh %v0, %v0, %v0
vavgb %v0, %v0, %v0
vavgf %v0, %v0, %v0
vavgg %v0, %v0, %v0
vavgh %v0, %v0, %v0
#CHECK: error: {{(instruction requires: vector)?}}
#CHECK: vavglb %v0, %v0, %v0
#CHECK: error: {{(instruction requires: vector)?}}
#CHECK: vavglf %v0, %v0, %v0
#CHECK: error: {{(instruction requires: vector)?}}
#CHECK: vavglg %v0, %v0, %v0
#CHECK: error: {{(instruction requires: vector)?}}
#CHECK: vavglh %v0, %v0, %v0
vavglb %v0, %v0, %v0
vavglf %v0, %v0, %v0
vavglg %v0, %v0, %v0
vavglh %v0, %v0, %v0
#CHECK: error: {{(instruction requires: vector)?}}
#CHECK: vcdgb %v0, %v0, 0, 0
vcdgb %v0, %v0, 0, 0
#CHECK: error: {{(instruction requires: vector)?}}
#CHECK: vcdlgb %v0, %v0, 0, 0
vcdlgb %v0, %v0, 0, 0
#CHECK: error: {{(instruction requires: vector)?}}
#CHECK: vceqb %v0, %v0, %v0
#CHECK: error: {{(instruction requires: vector)?}}
#CHECK: vceqf %v0, %v0, %v0
#CHECK: error: {{(instruction requires: vector)?}}
#CHECK: vceqg %v0, %v0, %v0
#CHECK: error: {{(instruction requires: vector)?}}
#CHECK: vceqh %v0, %v0, %v0
#CHECK: error: {{(instruction requires: vector)?}}
#CHECK: vceqbs %v0, %v0, %v0
#CHECK: error: {{(instruction requires: vector)?}}
#CHECK: vceqhs %v0, %v0, %v0
#CHECK: error: {{(instruction requires: vector)?}}
#CHECK: vceqfs %v0, %v0, %v0
#CHECK: error: {{(instruction requires: vector)?}}
#CHECK: vceqgs %v0, %v0, %v0
vceqb %v0, %v0, %v0
vceqf %v0, %v0, %v0
vceqg %v0, %v0, %v0
vceqh %v0, %v0, %v0
vceqbs %v0, %v0, %v0
vceqhs %v0, %v0, %v0
vceqfs %v0, %v0, %v0
vceqgs %v0, %v0, %v0
#CHECK: error: {{(instruction requires: vector)?}}
#CHECK: vcgdb %v0, %v0, 0, 0
vcgdb %v0, %v0, 0, 0
#CHECK: error: {{(instruction requires: vector)?}}
#CHECK: vchb %v0, %v0, %v0
#CHECK: error: {{(instruction requires: vector)?}}
#CHECK: vchf %v0, %v0, %v0
#CHECK: error: {{(instruction requires: vector)?}}
#CHECK: vchg %v0, %v0, %v0
#CHECK: error: {{(instruction requires: vector)?}}
#CHECK: vchh %v0, %v0, %v0
#CHECK: error: {{(instruction requires: vector)?}}
#CHECK: vchbs %v0, %v0, %v0
#CHECK: error: {{(instruction requires: vector)?}}
#CHECK: vchhs %v0, %v0, %v0
#CHECK: error: {{(instruction requires: vector)?}}
#CHECK: vchfs %v0, %v0, %v0
#CHECK: error: {{(instruction requires: vector)?}}
#CHECK: vchgs %v0, %v0, %v0
vchb %v0, %v0, %v0
vchf %v0, %v0, %v0
vchg %v0, %v0, %v0
vchh %v0, %v0, %v0
vchbs %v0, %v0, %v0
vchhs %v0, %v0, %v0
vchfs %v0, %v0, %v0
vchgs %v0, %v0, %v0
#CHECK: error: {{(instruction requires: vector)?}}
#CHECK: vchlb %v0, %v0, %v0
#CHECK: error: {{(instruction requires: vector)?}}
#CHECK: vchlf %v0, %v0, %v0
#CHECK: error: {{(instruction requires: vector)?}}
#CHECK: vchlg %v0, %v0, %v0
#CHECK: error: {{(instruction requires: vector)?}}
#CHECK: vchlh %v0, %v0, %v0
#CHECK: error: {{(instruction requires: vector)?}}
#CHECK: vchlbs %v0, %v0, %v0
#CHECK: error: {{(instruction requires: vector)?}}
#CHECK: vchlhs %v0, %v0, %v0
#CHECK: error: {{(instruction requires: vector)?}}
#CHECK: vchlfs %v0, %v0, %v0
#CHECK: error: {{(instruction requires: vector)?}}
#CHECK: vchlgs %v0, %v0, %v0
vchlb %v0, %v0, %v0
vchlf %v0, %v0, %v0
vchlg %v0, %v0, %v0
vchlh %v0, %v0, %v0
vchlbs %v0, %v0, %v0
vchlhs %v0, %v0, %v0
vchlfs %v0, %v0, %v0
vchlgs %v0, %v0, %v0
#CHECK: error: {{(instruction requires: vector)?}}
#CHECK: vcksm %v0, %v0, %v0
vcksm %v0, %v0, %v0
#CHECK: error: {{(instruction requires: vector)?}}
#CHECK: vclgdb %v0, %v0, 0, 0
vclgdb %v0, %v0, 0, 0
#CHECK: error: {{(instruction requires: vector)?}}
#CHECK: vclzb %v0, %v0
#CHECK: error: {{(instruction requires: vector)?}}
#CHECK: vclzf %v0, %v0
#CHECK: error: {{(instruction requires: vector)?}}
#CHECK: vclzg %v0, %v0
#CHECK: error: {{(instruction requires: vector)?}}
#CHECK: vclzh %v0, %v0
vclzb %v0, %v0
vclzf %v0, %v0
vclzg %v0, %v0
vclzh %v0, %v0
#CHECK: error: {{(instruction requires: vector)?}}
#CHECK: vctzb %v0, %v0
#CHECK: error: {{(instruction requires: vector)?}}
#CHECK: vctzf %v0, %v0
#CHECK: error: {{(instruction requires: vector)?}}
#CHECK: vctzg %v0, %v0
#CHECK: error: {{(instruction requires: vector)?}}
#CHECK: vctzh %v0, %v0
vctzb %v0, %v0
vctzf %v0, %v0
vctzg %v0, %v0
vctzh %v0, %v0
#CHECK: error: {{(instruction requires: vector)?}}
#CHECK: vecb %v0, %v0
#CHECK: error: {{(instruction requires: vector)?}}
#CHECK: vecf %v0, %v0
#CHECK: error: {{(instruction requires: vector)?}}
#CHECK: vecg %v0, %v0
#CHECK: error: {{(instruction requires: vector)?}}
#CHECK: vech %v0, %v0
vecb %v0, %v0
vecf %v0, %v0
vecg %v0, %v0
vech %v0, %v0
#CHECK: error: {{(instruction requires: vector)?}}
#CHECK: verimb %v0, %v0, %v0, 0
#CHECK: error: {{(instruction requires: vector)?}}
#CHECK: verimf %v0, %v0, %v0, 0
#CHECK: error: {{(instruction requires: vector)?}}
#CHECK: verimg %v0, %v0, %v0, 0
#CHECK: error: {{(instruction requires: vector)?}}
#CHECK: verimh %v0, %v0, %v0, 0
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verimh %v0, %v0, %v0, 0
#CHECK: error: {{(instruction requires: vector)?}}
#CHECK: veclb %v0, %v0
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veclb %v0, %v0
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#CHECK: error: {{(instruction requires: vector)?}}
#CHECK: verllvb %v0, %v0, %v0
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#CHECK: verllvf %v0, %v0, %v0
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#CHECK: verllvh %v0, %v0, %v0
verllvb %v0, %v0, %v0
verllvf %v0, %v0, %v0
verllvg %v0, %v0, %v0
verllvh %v0, %v0, %v0
#CHECK: error: {{(instruction requires: vector)?}}
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#CHECK: error: {{(instruction requires: vector)?}}
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#CHECK: error: {{(instruction requires: vector)?}}
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#CHECK: error: {{(instruction requires: vector)?}}
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#CHECK: error: {{(instruction requires: vector)?}}
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vesravh %v0, %v0, %v0
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vesrag %v0, %v0, 0
vesrah %v0, %v0, 0
#CHECK: error: {{(instruction requires: vector)?}}
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vfadb %v0, %v0, %v0
#CHECK: error: {{(instruction requires: vector)?}}
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vfchdb %v0, %v0, %v0
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vfddb %v0, %v0, %v0
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vfeezhs %v0, %v0, %v0
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