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@ -44,42 +44,42 @@
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#[derive(Copy, Clone, Debug, PartialEq, Eq)]
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#[derive(Copy, Clone, Debug, PartialEq, Eq)]
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pub enum Instruction {
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pub enum Instruction {
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ADC, // ADd with Carry................ | NV ...ZC A = A + M + C
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ADC, // ADd with Carry................ | NV ...ZC A = A + M + C
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ADCnd, // ADd with Carry................ | NV ...ZC A = A + M + C
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ADCnd, // ADd with Carry................ | NV ...ZC A = A + M + C
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AND, // logical AND (bitwise)......... | N. ...Z. A = A && M
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AND, // logical AND (bitwise)......... | N. ...Z. A = A && M
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ASL, // Arithmetic Shift Left......... | N. ...ZC A = M << 1
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ASL, // Arithmetic Shift Left......... | N. ...ZC A = M << 1
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BCC, // Branch if Carry Clear......... | .. ..... PC = !C
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BCC, // Branch if Carry Clear......... | .. ..... PC = !C
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BCS, // Branch if Carry Set........... | .. ..... PC = C
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BCS, // Branch if Carry Set........... | .. ..... PC = C
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BEQ, // Branch if Equal (to zero?).... | .. ..... PC = Z
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BEQ, // Branch if Equal (to zero?).... | .. ..... PC = Z
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BIT, // BIT test...................... | NV ...Z. = A & M
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BIT, // BIT test...................... | NV ...Z. = A & M
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BMI, // Branch if Minus............... | .. ..... PC = N
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BMI, // Branch if Minus............... | .. ..... PC = N
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BNE, // Branch if Not Equal........... | .. ..... PC = !Z
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BNE, // Branch if Not Equal........... | .. ..... PC = !Z
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BPL, // Branch if Positive............ | .. ..... PC = Z
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BPL, // Branch if Positive............ | .. ..... PC = Z
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BRA, // Unconditional BRAnch.......... | .. B.... S PC =
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BRA, // Unconditional BRAnch.......... | .. B.... S PC =
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BRK, // BReaK......................... | .. B.... S PC =
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BRK, // BReaK......................... | .. B.... S PC =
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BRKcld,// BReaK, clearing decimal flag.. | .. BD... S PC =
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BRKcld, // BReaK, clearing decimal flag.. | .. BD... S PC =
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BVC, // Branch if oVerflow Clear...... | .. ..... PC = !V
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BVC, // Branch if oVerflow Clear...... | .. ..... PC = !V
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BVS, // Branch if oVerflow Set........ | .. ..... PC = V
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BVS, // Branch if oVerflow Set........ | .. ..... PC = V
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CLC, // CLear Carry flag.............. | .. ....C = 0
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CLC, // CLear Carry flag.............. | .. ....C = 0
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CLD, // Clear Decimal Mode............ | .. .D... = 0
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CLD, // Clear Decimal Mode............ | .. .D... = 0
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CLI, // Clear Interrupt Disable....... | .. ..I.. = 0
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CLI, // Clear Interrupt Disable....... | .. ..I.. = 0
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CLV, // Clear oVerflow flag........... | .V ..... = 0
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CLV, // Clear oVerflow flag........... | .V ..... = 0
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CMP, // Compare....................... | N. ...ZC = A - M
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CMP, // Compare....................... | N. ...ZC = A - M
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CPX, // Compare X register............ | N. ...ZC = X - M
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CPX, // Compare X register............ | N. ...ZC = X - M
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CPY, // Compare Y register............ | N. ...ZC = Y - M
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CPY, // Compare Y register............ | N. ...ZC = Y - M
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DEC, // DECrement memory.............. | N. ...Z. M = M - 1
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DEC, // DECrement memory.............. | N. ...Z. M = M - 1
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DEX, // DEcrement X register.......... | N. ...Z. X = X - 1
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DEX, // DEcrement X register.......... | N. ...Z. X = X - 1
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DEY, // DEcrement Y register.......... | N. ...Z. Y = Y - 1
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DEY, // DEcrement Y register.......... | N. ...Z. Y = Y - 1
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EOR, // Exclusive OR (bitwise)........ | N. ...Z. A = A ^ M
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EOR, // Exclusive OR (bitwise)........ | N. ...Z. A = A ^ M
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INC, // INCrement memory.............. | N. ...Z. M = M + 1
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INC, // INCrement memory.............. | N. ...Z. M = M + 1
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INX, // INcrement X register.......... | N. ...Z. X = X + 1
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INX, // INcrement X register.......... | N. ...Z. X = X + 1
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INY, // INcrement Y register.......... | N. ...Z. Y = Y + 1
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INY, // INcrement Y register.......... | N. ...Z. Y = Y + 1
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JMP, // JuMP.......................... | .. ..... S PC =
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JMP, // JuMP.......................... | .. ..... S PC =
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JSR, // Jump to SubRoutine............ | .. ..... S PC =
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JSR, // Jump to SubRoutine............ | .. ..... S PC =
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LDA, // LoaD Accumulator.............. | N. ...Z. A = M
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LDA, // LoaD Accumulator.............. | N. ...Z. A = M
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LDX, // LoaD X register............... | N. ...Z. X = M
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LDX, // LoaD X register............... | N. ...Z. X = M
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LDY, // LoaD Y register............... | N. ...Z. Y = M
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LDY, // LoaD Y register............... | N. ...Z. Y = M
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LSR, // Logical Shift Right........... | N. ...ZC A = A/2
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LSR, // Logical Shift Right........... | N. ...ZC A = A/2
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// or N. ...ZC M = M/2
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// or N. ...ZC M = M/2
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NOP, // No OPeration.................. | .. ..... =
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NOP, // No OPeration.................. | .. ..... =
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ORA, // inclusive OR (bitwise)........ | N. ...Z. A = A | M
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ORA, // inclusive OR (bitwise)........ | N. ...Z. A = A | M
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