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Z80: fix stepBack(), drive IntAck value of 0xe9, add lots more internal busses (with Ed)
This commit is contained in:
parent
86e6e116d7
commit
a92f443ac1
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@ -1,4 +1,156 @@
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var nodenames ={
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var nodenames ={
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dp_dl: 82,
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dl_dp: 165,
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load_ir: 1354,
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dlatch0: 123,
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dlatch1: 195,
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dlatch2: 414,
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dlatch3: 930,
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dlatch4: 1000,
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dlatch5: 872,
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dlatch6: 751,
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dlatch7: 358,
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dl_d: 87,
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d_dl: 133,
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dbus0: 138,
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dbus1: 196,
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dbus2: 412,
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dbus3: 480,
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dbus4: 485,
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dbus5: 486,
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dbus6: 380,
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dbus7: 370,
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_instr0: 1350,
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_instr1: 1360,
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_instr2: 1366,
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|
_instr6: 1370,
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_instr7: 1375,
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_instr3: 1380,
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|
_instr4: 1388,
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|
_instr5: 1395,
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instr0: 1348,
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instr1: 1359,
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|
instr2: 1365,
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|
instr6: 1369,
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|
instr7: 1374,
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|
instr3: 1379,
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|
instr4: 1387,
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instr5: 1394,
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d_u: 546,
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ubus0: 545, // To low half of register file
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ubus1: 528,
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ubus2: 526,
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ubus3: 770,
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ubus4: 779,
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ubus5: 790,
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ubus6: 716,
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ubus7: 525,
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u_v: 750, // enables pass transistors that link ubus and vbus
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vbus0: 755, // To high half of register file
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vbus1: 772,
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vbus2: 783,
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vbus3: 796,
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vbus4: 803,
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vbus5: 808,
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vbus6: 836,
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vbus7: 839,
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rl_wr: 678, // write control
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rh_wr: 652, // write control
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r_u: 692, // enable register bit lines 0..7 values onto the ubus
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r_v: 693, // enable register bit lines 8..15 values onto the vbus
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regbit0: 702, // bit lines within the register array
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regbit1: 732,
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regbit2: 738,
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regbit3: 775,
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|
regbit4: 776,
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regbit5: 807,
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|
regbit6: 809,
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|
regbit7: 864,
|
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|
regbit8: 870,
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|
regbit9: 902,
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|
regbit10: 906,
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|
regbit11: 934,
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|
regbit12: 935,
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|
regbit13: 970,
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|
regbit14: 973,
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|
regbit15: 999,
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r_x1: 608, // sone sort of register precharge, or inccrement control?
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r_p: 1785, // connects the register bit lines to the pc/ir/inc/dec bit lines
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pcbit0: 703, // bit lines within the PC/IR/INC/DEC bit lines
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pcbit1: 731,
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pcbit2: 739,
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|
pcbit3: 774,
|
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|
pcbit4: 777,
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||||||
|
pcbit5: 806,
|
||||||
|
pcbit6: 810,
|
||||||
|
pcbit7: 863,
|
||||||
|
pcbit8: 871,
|
||||||
|
pcbit9: 901,
|
||||||
|
pcbit10: 907,
|
||||||
|
pcbit11: 933,
|
||||||
|
pcbit12: 936,
|
||||||
|
pcbit13: 969,
|
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|
pcbit14: 974,
|
||||||
|
pcbit15: 998,
|
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|
alubus0: 837, // ALU bus lo nibble
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|
alubus1: 889,
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|
alubus2: 937,
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|
alubus3: 983,
|
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||||||
|
alubus4: 852, // ALU bus hi nibble
|
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|
alubus5: 903,
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|
alubus6: 951,
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|
alubus7: 995,
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|
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|
alua0: 850, // ALU op 1 lo nibble
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|
alua1: 899,
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||||||
|
alua2: 947,
|
||||||
|
alua3: 993,
|
||||||
|
|
||||||
|
alua4: 868, // ALU op 1 hi nibble
|
||||||
|
alua5: 920,
|
||||||
|
alua6: 968,
|
||||||
|
alua7: 1007,
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||||||
|
|
||||||
|
alub0: 845, // ALU op 2 lo nibble
|
||||||
|
alub1: 897,
|
||||||
|
alub2: 944,
|
||||||
|
alub3: 988,
|
||||||
|
|
||||||
|
alub4: 867, // ALU op 2 hi nibble
|
||||||
|
alub5: 918,
|
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|
alub6: 966,
|
||||||
|
alub7: 1005,
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||||||
|
|
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|
aluout0: 2211,
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|
aluout1: 2338,
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|
aluout2: 2504,
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|
aluout3: 816,
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||||||
|
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alulat0: 865,
|
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|
alulat1: 912,
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|
alulat2: 960,
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|
alulat3: 1002,
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|
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vss: 1,
|
vss: 1,
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||||||
vcc: 2,
|
vcc: 2,
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clk: 3,
|
clk: 3,
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||||||
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@ -19,8 +19,11 @@ presetLogLists=[
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||||||
['cycle',],
|
['cycle',],
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||||||
['ab', 'db', '_m1', '_rd', '_wr', '_mreq', '_iorq', 'State', 'pc', 'Fetch'],
|
['ab', 'db', '_m1', '_rd', '_wr', '_mreq', '_iorq', 'State', 'pc', 'Fetch'],
|
||||||
['a', 'f', 'bc', 'de', 'hl', 'ix', 'iy', 'sp'],
|
['a', 'f', 'bc', 'de', 'hl', 'ix', 'iy', 'sp'],
|
||||||
['a2', 'f2', 'bc2', 'de2', 'hl2'],
|
|
||||||
['wz', 'ir'],
|
['wz', 'ir'],
|
||||||
|
['alubus', '-alua', '-alub', 'aluout', 'alulat'],
|
||||||
|
['d_u', 'r_u', '-ubus', 'r_v', 'u_v', '-vbus', 'regbit', 'r_p', 'pcbit', 'rl_wr', 'rh_wr', 'r_x1'],
|
||||||
|
['dp_dl', 'dl_dp', '-dlatch', 'dl_d', 'd_dl', '-dbus', 'instr', 'load_ir'],
|
||||||
|
['a2', 'f2', 'bc2', 'de2', 'hl2'],
|
||||||
['_int','_nmi', nodenamereset],
|
['_int','_nmi', nodenamereset],
|
||||||
];
|
];
|
||||||
|
|
||||||
|
@ -76,6 +79,15 @@ function setupTransistors(){
|
||||||
}
|
}
|
||||||
}
|
}
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||||||
|
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|
function stepBack(){
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||||||
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if(cycle==0) return;
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showState(trace[--cycle].chip);
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|
setMem(trace[cycle].mem);
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var clk = isNodeHigh(nodenames['clk']);
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||||||
|
if(!clk) writeDataBus(mRead(readAddressBus()));
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||||||
|
chipStatus();
|
||||||
|
}
|
||||||
|
|
||||||
// simulate a single clock phase with no update to graphics or trace
|
// simulate a single clock phase with no update to graphics or trace
|
||||||
function halfStep(){
|
function halfStep(){
|
||||||
var clk = isNodeHigh(nodenames['clk']);
|
var clk = isNodeHigh(nodenames['clk']);
|
||||||
|
@ -151,6 +163,13 @@ function handleBusRead(){
|
||||||
eval(fetchTriggers[d]);
|
eval(fetchTriggers[d]);
|
||||||
}
|
}
|
||||||
writeDataBus(d);
|
writeDataBus(d);
|
||||||
|
} else if(!isNodeHigh(nodenames['_m1']) && !isNodeHigh(nodenames['_iorq'])) {
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||||||
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// Interrupt acknownledge cycle, force 0xFF onto the bus
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||||||
|
// In IM0 this is seen as JP (HL)
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||||||
|
// In IM1 this is ignored
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||||||
|
// In IM2 this is used as the low byte of the vector
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||||||
|
// TODO: ideally this "vector" would be a configurable parameter
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||||||
|
writeDataBus(0xe9);
|
||||||
} else {
|
} else {
|
||||||
// In all other cases we set the data bus to FF
|
// In all other cases we set the data bus to FF
|
||||||
// as a crude indicateion that it's not being driven
|
// as a crude indicateion that it's not being driven
|
||||||
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