diff --git a/VHDL/AppleIISd.ipf b/VHDL/AppleIISd.ipf
index 5834bda..0b1056b 100644
Binary files a/VHDL/AppleIISd.ipf and b/VHDL/AppleIISd.ipf differ
diff --git a/VHDL/AppleIISd.ucf b/VHDL/AppleIISd.ucf
index c3dd45b..e3e2602 100644
--- a/VHDL/AppleIISd.ucf
+++ b/VHDL/AppleIISd.ucf
@@ -1,18 +1,20 @@
 #PACE: Start of Constraints generated by PACE
-
+NET "DATA<2>"  BUFG = DATA_GATE ;
+NET "DATA<3>"  BUFG = DATA_GATE ;
+NET "DATA<4>"  BUFG = DATA_GATE ;
 #PACE: Start of PACE I/O Pin Assignments
-NET "A10"  LOC = "P38"  ;
-NET "A8"  LOC = "P36"  ;
-NET "A9"  LOC = "P37"  ;
-NET "A0"  LOC = "P19"  ;
-NET "A1"  LOC = "P18"  ;
+NET "ADD_HIGH<10>"  LOC = "P38"  ;
+NET "ADD_HIGH<8>"  LOC = "P36"  ;
+NET "ADD_HIGH<9>"  LOC = "P37"  ;
+NET "ADD_LOW<0>"  LOC = "P19"  ;
+NET "ADD_LOW<1>"  LOC = "P18"  ;
 NET "B10"  LOC = "P22"  ;
 NET "B8"  LOC = "P26"  ;
 NET "B9"  LOC = "P27"  ;
 NET "CARD"  LOC = "P33"  ;
 NET "DATA<0>"  LOC = "P3"  ;
 NET "DATA<1>"  LOC = "P4"  ;
-NET "DATA<2>"  LOC = "P5"  ;
+NET "DATA<2>"  LOC = "P5" ;
 NET "DATA<3>"  LOC = "P6"  ;
 NET "DATA<4>"  LOC = "P7"  ;
 NET "DATA<5>"  LOC = "P9"  ;
diff --git a/VHDL/AppleIISd.vhd b/VHDL/AppleIISd.vhd
index a1cefdc..6a820d3 100644
--- a/VHDL/AppleIISd.vhd
+++ b/VHDL/AppleIISd.vhd
@@ -91,8 +91,7 @@ architecture Behavioral of AppleIISd is
     
 begin    
     --led <= not (inited);
-    led <= not bsy;
-    --led <= not (bsy or not slavesel);
+    led <= not (bsy or not slavesel);
     bsy <= start_shifting or shifting2;
     
     process(start_shifting, shiftdone, shiftclk)
diff --git a/VHDL/AppleIISd.xise b/VHDL/AppleIISd.xise
index 8d6159d..f5a23d4 100644
--- a/VHDL/AppleIISd.xise
+++ b/VHDL/AppleIISd.xise
@@ -54,7 +54,7 @@
     <property xil_pn:name="Case Implementation Style" xil_pn:value="None" xil_pn:valueState="default"/>
     <property xil_pn:name="Clock Enable" xil_pn:value="true" xil_pn:valueState="default"/>
     <property xil_pn:name="Collapsing Input Limit (2-54)" xil_pn:value="54" xil_pn:valueState="default"/>
-    <property xil_pn:name="Collapsing Pterm Limit (1-90)" xil_pn:value="90" xil_pn:valueState="default"/>
+    <property xil_pn:name="Collapsing Pterm Limit (1-90)" xil_pn:value="25" xil_pn:valueState="default"/>
     <property xil_pn:name="Compile CPLD Simulation Library" xil_pn:value="true" xil_pn:valueState="default"/>
     <property xil_pn:name="Compile SIMPRIM (Timing) Simulation Library" xil_pn:value="true" xil_pn:valueState="default"/>
     <property xil_pn:name="Compile UNISIM (Functional) Simulation Library" xil_pn:value="true" xil_pn:valueState="default"/>
@@ -87,7 +87,7 @@
     <property xil_pn:name="Hierarchy Separator" xil_pn:value="_" xil_pn:valueState="non-default"/>
     <property xil_pn:name="I/O Pin Termination" xil_pn:value="Float" xil_pn:valueState="non-default"/>
     <property xil_pn:name="ISim UUT Instance Name" xil_pn:value="UUT" xil_pn:valueState="default"/>
-    <property xil_pn:name="Implementation Template" xil_pn:value="Optimize Density" xil_pn:valueState="non-default"/>
+    <property xil_pn:name="Implementation Template" xil_pn:value="Optimize Balance" xil_pn:valueState="default"/>
     <property xil_pn:name="Implementation Top" xil_pn:value="Architecture|IO|Behavioral" xil_pn:valueState="non-default"/>
     <property xil_pn:name="Implementation Top File" xil_pn:value="IO.vhd" xil_pn:valueState="non-default"/>
     <property xil_pn:name="Implementation Top Instance Path" xil_pn:value="/IO" xil_pn:valueState="non-default"/>
@@ -105,7 +105,7 @@
     <property xil_pn:name="Launch SDK after Export" xil_pn:value="true" xil_pn:valueState="default"/>
     <property xil_pn:name="Library for Verilog Sources" xil_pn:value="" xil_pn:valueState="default"/>
     <property xil_pn:name="Load glbl" xil_pn:value="true" xil_pn:valueState="default"/>
-    <property xil_pn:name="Logic Optimization" xil_pn:value="Density" xil_pn:valueState="default"/>
+    <property xil_pn:name="Logic Optimization" xil_pn:value="Speed" xil_pn:valueState="default"/>
     <property xil_pn:name="Macro Preserve" xil_pn:value="true" xil_pn:valueState="default"/>
     <property xil_pn:name="Macrocell Power Setting" xil_pn:value="Std" xil_pn:valueState="default"/>
     <property xil_pn:name="Manual Implementation Compile Order" xil_pn:value="false" xil_pn:valueState="default"/>
@@ -177,9 +177,9 @@
     <property xil_pn:name="Use Custom Waveform Configuration File Behav" xil_pn:value="false" xil_pn:valueState="default"/>
     <property xil_pn:name="Use Custom Waveform Configuration File Fit" xil_pn:value="false" xil_pn:valueState="default"/>
     <property xil_pn:name="Use FSM Explorer Data" xil_pn:value="true" xil_pn:valueState="non-default"/>
-    <property xil_pn:name="Use Global Clocks" xil_pn:value="false" xil_pn:valueState="non-default"/>
-    <property xil_pn:name="Use Global Output Enables" xil_pn:value="false" xil_pn:valueState="non-default"/>
-    <property xil_pn:name="Use Global Set/Reset" xil_pn:value="false" xil_pn:valueState="non-default"/>
+    <property xil_pn:name="Use Global Clocks" xil_pn:value="true" xil_pn:valueState="default"/>
+    <property xil_pn:name="Use Global Output Enables" xil_pn:value="true" xil_pn:valueState="default"/>
+    <property xil_pn:name="Use Global Set/Reset" xil_pn:value="true" xil_pn:valueState="default"/>
     <property xil_pn:name="Use Location Constraints" xil_pn:value="Always" xil_pn:valueState="default"/>
     <property xil_pn:name="Use Multi-level Logic Optimization" xil_pn:value="true" xil_pn:valueState="default"/>
     <property xil_pn:name="Use Smart Guide" xil_pn:value="false" xil_pn:valueState="default"/>
diff --git a/VHDL/AppleIISd_Test.vhd b/VHDL/AppleIISd_Test.vhd
index 6a1b743..c9a4d47 100644
--- a/VHDL/AppleIISd_Test.vhd
+++ b/VHDL/AppleIISd_Test.vhd
@@ -127,10 +127,15 @@ BEGIN
       wait for 100 ns;	
       reset <= '1';
       wait for 100 ns;
+      reset <= '0';
       wait for clk_period*10;
-
       -- insert stimulus here 
-
+      selected <= '1';
+      data_in <= (others => '1');
+      wait for clk_period * 7;
+      selected <= '0';
+      wait for clk_period * 10;
+      
       wait;
    end process;
 
diff --git a/VHDL/AppleIISd.jed b/VHDL/IO.jed
similarity index 64%
rename from VHDL/AppleIISd.jed
rename to VHDL/IO.jed
index e40574b..0f34259 100644
--- a/VHDL/AppleIISd.jed
+++ b/VHDL/IO.jed
@@ -1,5 +1,5 @@
 Programmer Jedec Bit Map
-Date Extracted: Tue Oct 03 19:24:41 2017
+Date Extracted: Mon Oct 09 23:13:20 2017
 
 QF46656*
 QP44*
@@ -48,18 +48,18 @@ L0000032 10000000 00000000 00000000 00000000*
 L0000064 00000000 00000000 00000000 00000000*
 L0000096 10000000 00000000 00000000 00000000*
 L0000128 00000000 00000000 00000000 00000000*
-L0000160 00000000 00000000 00000000 00000000*
+L0000160 00000000 00000000 00000000 00001000*
 L0000192 00000000 00000000 00000000 00000000*
 L0000224 00000000 00000000 00000000 00000000*
 L0000256 00000000 00000000 00000000 00000000*
 L0000288 000000 000000 000000 000000*
 L0000312 000000 000000 000000 000000*
 L0000336 000000 000000 000000 000000*
-L0000360 000000 000000 000000 000000*
+L0000360 000000 000010 000000 000000*
 L0000384 000000 000000 000000 000000*
 L0000408 000000 000000 000000 000000*
 L0000432 00000000 00000000 00000000 00000000*
-L0000464 00000000 00000000 00000000 00000000*
+L0000464 00000000 01000000 00000100 00000000*
 L0000496 00000000 00000000 00000000 00000000*
 L0000528 00000000 00000000 00000000 00000000*
 L0000560 00000000 00000000 00000000 00000000*
@@ -76,7 +76,7 @@ L0000840 000000 000000 000000 000000*
 L0000864 00000000 00000000 00000000 00000000*
 L0000896 00000000 00000000 00000000 00000000*
 L0000928 00000000 00000000 00000000 00000000*
-L0000960 00000000 10000000 00000000 00000000*
+L0000960 00000000 00000000 00000000 00000000*
 L0000992 00000000 00000000 00000000 00000000*
 L0001024 00000000 00000000 00000000 00000000*
 L0001056 00000000 00000000 00000000 00000000*
@@ -85,7 +85,7 @@ L0001120 00000010 00000000 00000000 00000000*
 L0001152 000000 000000 000000 000000*
 L0001176 000000 000000 000000 000000*
 L0001200 000000 000000 000000 000000*
-L0001224 000000 000000 000000 000000*
+L0001224 000000 100000 000000 000000*
 L0001248 000000 000000 000000 000000*
 L0001272 000000 000000 000000 000000*
 L0001296 00000000 00000000 00000000 00000000*
@@ -105,11 +105,11 @@ L0001680 000000 000000 000000 000000*
 L0001704 000000 000000 000000 000000*
 L0001728 00000000 00000000 00000000 00000000*
 L0001760 00000000 00000000 00000000 00000000*
-L0001792 00000000 00000000 00000000 00000000*
+L0001792 10000000 10000000 00000000 00000000*
 L0001824 00000000 00000000 00000000 00000000*
 L0001856 00000000 00000000 00000000 00000000*
 L0001888 00000000 00000000 00000000 00000000*
-L0001920 00000000 10000000 00000000 00000000*
+L0001920 00000000 00000000 00000000 00000000*
 L0001952 00000000 00000000 00000000 00000000*
 L0001984 00000000 00000000 00000000 00000000*
 L0002016 000000 000000 000000 000000*
@@ -119,11 +119,11 @@ L0002088 000000 000000 000000 000000*
 L0002112 000000 000000 000000 000000*
 L0002136 000000 000000 000000 000000*
 L0002160 00000000 00000000 00000000 00000000*
-L0002192 00000000 00000000 00000000 00001000*
+L0002192 00000000 00000000 00000000 00000000*
 L0002224 00000000 00000000 00000000 00000000*
 L0002256 00000000 00000000 00000000 00000000*
 L0002288 00000000 00000000 00000000 00000000*
-L0002320 00010000 00000000 00000000 00000000*
+L0002320 00000000 00000000 00000000 00000000*
 L0002352 00000000 00000000 00000000 00000000*
 L0002384 00000000 00000000 00000000 00000000*
 L0002416 00000000 00000000 00000000 00000000*
@@ -135,12 +135,12 @@ L0002544 000000 000000 000000 000000*
 L0002568 000000 000000 000000 000000*
 L0002592 00000010 00000000 00000000 00000000*
 L0002624 00000000 10000000 00000000 00000000*
-L0002656 00000000 00000000 00000000 00000000*
+L0002656 00000001 00000000 00000000 00000000*
 L0002688 00000010 00000000 00000000 00000000*
 L0002720 00000010 00000000 00000000 00000000*
-L0002752 00000011 00000000 00000000 00000000*
-L0002784 00000000 00000000 00000000 00000000*
-L0002816 00000000 00000000 00000000 00000000*
+L0002752 00000000 00000000 00000000 00000000*
+L0002784 00000011 00000000 00000000 00000000*
+L0002816 00000011 00000000 00000000 00000000*
 L0002848 00000000 00000000 00000000 00000000*
 L0002880 000000 000000 000000 000000*
 L0002904 000000 000000 000000 000000*
@@ -148,14 +148,14 @@ L0002928 000000 000000 000000 000000*
 L0002952 000000 000000 000000 000000*
 L0002976 000000 000000 000000 000000*
 L0003000 000000 000000 000000 000000*
-L0003024 00000010 00000000 00000000 00000000*
-L0003056 00000011 00000000 00000000 00000000*
+L0003024 00000000 00000000 00000000 00000000*
+L0003056 00000001 00000000 00000000 00000000*
 L0003088 00000000 00000000 00000000 00000000*
 L0003120 00000000 00000000 00000000 00000000*
-L0003152 00000010 00000000 00000000 00000000*
+L0003152 00000000 00000000 00000000 00000000*
 L0003184 00000001 00000000 00000000 00000000*
-L0003216 00000011 00000000 00000000 00000000*
-L0003248 00000000 00000000 00100000 00000000*
+L0003216 00000000 00000000 00000000 00000000*
+L0003248 00000000 00000000 00000000 00000000*
 L0003280 00000000 00000000 00000000 00000000*
 L0003312 000000 000000 000000 000000*
 L0003336 000000 000000 000000 000000*
@@ -165,148 +165,148 @@ L0003408 000000 000000 000000 000000*
 L0003432 000000 000000 000000 000000*
 L0003456 00000000 00000000 00000000 00000000*
 L0003488 00000000 00000000 00000000 00000000*
-L0003520 00000000 00100000 00000000 00000000*
+L0003520 00000000 00000000 00000000 00000000*
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