Apple-2-HW/GR8RAM
1
0
Fork 1
mirror of https://github.com/garrettsworkshop/GR8RAM.git synced 2026-03-11 01:40:44 +00:00
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merge into: Apple-2-HW:dev-4205B
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Apple-2-HW:dev-4205B Apple-2-HW:dev-4205A Apple-2-HW:RC-4205A Apple-2-HW:release-4205A
...
pull from: Apple-2-HW:dev-4205A
Branches Tags
Apple-2-HW:dev-4205B Apple-2-HW:dev-4205A Apple-2-HW:RC-4205A Apple-2-HW:release-4205A

8 Commits
dev-4205B ... dev-4205A

Author SHA1 Message Date
Zane Kaminski
b577ec0fc9 Update GW4205AManual.pdf 2024-06-09 04:19:40 -04:00
Zane Kaminski
7e8b5ad714 Update GW4205AManual.pdf 2024-05-31 23:22:21 -04:00
Zane Kaminski
24482a8636 Update GW4205AManual.pdf 2024-05-23 11:24:57 -04:00
Zane Kaminski
5586be27c1 Update .gitignore 2024-05-23 11:24:55 -04:00
Zane Kaminski
437722ee82 A.1.0 RC2/3 2024-05-14 03:06:13 -04:00
Zane Kaminski
d1dac3ef42 Firmware 1.0 RC1 2024-05-13 05:03:21 -04:00
Zane Kaminski
0da805e683 Update gitignore -- remove lck and kicad_prl files 2024-05-12 17:56:51 -04:00
Zane Kaminski
82b5150077 RC1 2024-03-20 05:26:44 -04:00
23 changed files with 19971 additions and 8456 deletions
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4
.gitignore vendored
View File

@@ -28,3 +28,7 @@ GR8RAM-backups/*
cpld/db/*
cpld/incremental_db/*
cpld/GR8RAM.qws
~GR8RAM.kicad_sch.lck
*.kicad_prl
/Hardware/LCMXO2/GR8RAM-backups
*.lck

11650
CPLD/output_files/GR8RAM_Fixed.svf Normal file
View File

File diff suppressed because it is too large Load Diff

BIN
Documentation/GW4205AManual.pdf
View File

Binary file not shown.

75
GR8RAM.kicad_prl
View File

@@ -1,75 +0,0 @@
{
"board": {
"active_layer": 0,
"active_layer_preset": "All Layers",
"auto_track_width": true,
"hidden_nets": [],
"high_contrast_mode": 0,
"net_color_mode": 1,
"opacity": {
"pads": 1.0,
"tracks": 1.0,
"vias": 1.0,
"zones": 0.6
},
"ratsnest_display_mode": 0,
"selection_filter": {
"dimensions": true,
"footprints": true,
"graphics": true,
"keepouts": true,
"lockedItems": true,
"otherItems": true,
"pads": true,
"text": true,
"tracks": true,
"vias": true,
"zones": true
},
"visible_items": [
0,
1,
2,
3,
4,
5,
8,
9,
10,
11,
12,
13,
14,
15,
16,
17,
18,
19,
20,
21,
22,
23,
24,
25,
26,
27,
28,
29,
30,
32,
33,
34,
35,
36
],
"visible_layers": "fffffff_ffffffff",
"zone_display_mode": 0
},
"meta": {
"filename": "GR8RAM.kicad_prl",
"version": 3
},
"project": {
"files": []
}
}

71
GR8RAM.kicad_pro
View File

@@ -1,5 +1,6 @@
{
"board": {
"3dviewports": [],
"design_settings": {
"defaults": {
"board_outline_line_width": 0.15,
@@ -57,20 +58,26 @@
"rule_severities": {
"annular_width": "error",
"clearance": "error",
"connection_width": "warning",
"copper_edge_clearance": "error",
"copper_sliver": "warning",
"courtyards_overlap": "error",
"diff_pair_gap_out_of_range": "error",
"diff_pair_uncoupled_length_too_long": "error",
"drill_out_of_range": "error",
"duplicate_footprints": "warning",
"extra_footprint": "warning",
"footprint": "error",
"footprint_type_mismatch": "error",
"hole_clearance": "error",
"hole_near_hole": "error",
"invalid_outline": "error",
"isolated_copper": "warning",
"item_on_disabled_layer": "error",
"items_not_allowed": "error",
"length_out_of_range": "error",
"lib_footprint_issues": "warning",
"lib_footprint_mismatch": "warning",
"malformed_courtyard": "error",
"microvia_drill_out_of_range": "error",
"missing_courtyard": "ignore",
@@ -80,9 +87,14 @@
"padstack": "error",
"pth_inside_courtyard": "ignore",
"shorting_items": "error",
"silk_edge_clearance": "warning",
"silk_over_copper": "warning",
"silk_overlap": "warning",
"skew_out_of_range": "error",
"solder_mask_bridge": "error",
"starved_thermal": "error",
"text_height": "warning",
"text_thickness": "warning",
"through_hole_pad_without_hole": "error",
"too_many_vias": "error",
"track_dangling": "warning",
@@ -91,7 +103,6 @@
"unconnected_items": "error",
"unresolved_variable": "error",
"via_dangling": "warning",
"zone_has_empty_net": "error",
"zones_intersect": "error"
},
"rule_severitieslegacy_courtyards_overlap": true,
@@ -101,18 +112,63 @@
"allow_microvias": false,
"max_error": 0.005,
"min_clearance": 0.0,
"min_connection": 0.0,
"min_copper_edge_clearance": 0.075,
"min_hole_clearance": 0.25,
"min_hole_to_hole": 0.25,
"min_microvia_diameter": 0.19999999999999998,
"min_microvia_drill": 0.09999999999999999,
"min_resolved_spokes": 2,
"min_silk_clearance": 0.0,
"min_text_height": 0.7999999999999999,
"min_text_thickness": 0.08,
"min_through_hole_diameter": 0.19999999999999998,
"min_track_width": 0.15,
"min_via_annular_width": 0.049999999999999996,
"min_via_diameter": 0.5,
"solder_mask_to_copper_clearance": 0.0,
"use_height_for_length_calcs": true
},
"teardrop_options": [
{
"td_allow_use_two_tracks": true,
"td_curve_segcount": 5,
"td_on_pad_in_zone": false,
"td_onpadsmd": true,
"td_onroundshapesonly": false,
"td_ontrackend": false,
"td_onviapad": true
}
],
"teardrop_parameters": [
{
"td_curve_segcount": 0,
"td_height_ratio": 1.0,
"td_length_ratio": 0.5,
"td_maxheight": 2.0,
"td_maxlen": 1.0,
"td_target_name": "td_round_shape",
"td_width_to_size_filter_ratio": 0.9
},
{
"td_curve_segcount": 0,
"td_height_ratio": 1.0,
"td_length_ratio": 0.5,
"td_maxheight": 2.0,
"td_maxlen": 1.0,
"td_target_name": "td_rect_shape",
"td_width_to_size_filter_ratio": 0.9
},
{
"td_curve_segcount": 0,
"td_height_ratio": 1.0,
"td_length_ratio": 0.5,
"td_maxheight": 2.0,
"td_maxlen": 1.0,
"td_target_name": "td_track_end",
"td_width_to_size_filter_ratio": 0.9
}
],
"track_widths": [
0.0,
0.2,
@@ -154,7 +210,8 @@
"zones_allow_external_fillets": false,
"zones_use_no_outline": true
},
"layer_presets": []
"layer_presets": [],
"viewports": []
},
"boards": [],
"cvpcb": {
@@ -376,7 +433,7 @@
"net_settings": {
"classes": [
{
"bus_width": 12.0,
"bus_width": 12,
"clearance": 0.15,
"diff_pair_gap": 0.25,
"diff_pair_via_gap": 0.25,
@@ -390,13 +447,15 @@
"track_width": 0.15,
"via_diameter": 0.5,
"via_drill": 0.2,
"wire_width": 6.0
"wire_width": 6
}
],
"meta": {
"version": 2
"version": 3
},
"net_colors": null
"net_colors": null,
"netclass_assignments": null,
"netclass_patterns": []
},
"pcbnew": {
"last_paths": {

7
cpld/GR8RAM.qsf
View File

@@ -53,6 +53,7 @@ set_global_assignment -name DEVICE_FILTER_PIN_COUNT 100
set_global_assignment -name DEVICE_FILTER_SPEED_GRADE 5
set_global_assignment -name ERROR_CHECK_FREQUENCY_DIVISOR "-1"
set_global_assignment -name POWER_EXT_SUPPLY_VOLTAGE_TO_REGULATOR 3.3V
set_global_assignment -name NUM_PARALLEL_PROCESSORS 4
set_location_assignment PIN_2 -to RA[5]
set_location_assignment PIN_3 -to RA[6]
@@ -249,4 +250,8 @@ set_instance_assignment -name IO_STANDARD "3.3-V LVTTL" -to SD
set_instance_assignment -name WEAK_PULL_UP_RESISTOR OFF -to SD
set_instance_assignment -name ENABLE_BUS_HOLD_CIRCUITRY OFF -to SD
set_instance_assignment -name SLOW_SLEW_RATE ON -to SD
set_instance_assignment -name CURRENT_STRENGTH_NEW "MAXIMUM CURRENT" -to SD
set_instance_assignment -name CURRENT_STRENGTH_NEW "MAXIMUM CURRENT" -to SD
set_location_assignment PIN_1 -to RA[4]
set_global_assignment -name POWER_PRESET_COOLING_SOLUTION "NO HEAT SINK WITH STILL AIR"
set_global_assignment -name OPTIMIZATION_MODE "AGGRESSIVE AREA"
set_global_assignment -name FITTER_EFFORT "STANDARD FIT"

57
cpld/GR8RAM.v
View File

@@ -7,17 +7,13 @@ module GR8RAM(C25M, PHI0, nRES, nRESout, SetFW,
/* Clock signals */
input C25M, PHI0;
reg PHI0r1, PHI0r2;
always @(posedge C25M) begin PHI0r1 <= PHI0; PHI0r2 <= PHI0r1; end
reg [4:1] PHI0r;
always @(posedge C25M) PHI0r[4:1] <= {PHI0r[3:1], PHI0};
/* Reset filter */
/* Reset synchronization */
input nRES;
reg [3:0] nRESf = 0;
reg nRESr = 0;
always @(posedge C25M) begin
nRESf[3:0] <= { nRESf[2:0], nRES };
nRESr <= nRESf[3] || nRESf[2] || nRESf[1] || nRESf[0];
end
reg nRESf = 0; always @(posedge C25M) nRESf <= nRES;
reg nRESr = 0; always @(posedge C25M) nRESr <= nRESf;
/* Firmware select */
input [1:0] SetFW;
@@ -35,16 +31,16 @@ module GR8RAM(C25M, PHI0, nRES, nRESout, SetFW,
/* State counter from PHI0 rising edge */
reg [3:0] PS = 0;
wire PSStart = PS==0 && PHI0r1 && !PHI0r2;
wire PSStart = PHI0r[1] && !PHI0r[2];
always @(posedge C25M) begin
if (PSStart) PS <= 1;
else if (PS==0) PS <= 0;
else PS <= PS+1;
else PS <= PS+4'h1;
end
/* Long state counter: counts from 0 to $3FFF */
reg [13:0] LS = 0;
always @(posedge C25M) begin if (PS==15) LS <= LS+1; end
always @(posedge C25M) begin if (PS==15) LS <= LS+14'h1; end
/* Init state */
output reg nRESout = 0;
@@ -93,24 +89,22 @@ module GR8RAM(C25M, PHI0, nRES, nRESout, SetFW,
/* IOROMEN and REGEN control */
reg IOROMEN = 0;
reg REGEN = 0;
reg nIOSTRBr;
wire IOROMRES = RAr[10:0]==11'h7FF && !nIOSTRB && !nIOSTRBr;
always @(posedge C25M, negedge nRESr) begin
always @(posedge C25M) begin
if (!nRESr) REGEN <= 0;
else if (PS==8 && !nIOSEL) REGEN <= 1;
end
always @(posedge C25M) begin
nIOSTRBr <= nIOSTRB;
if (!nRESr) IOROMEN <= 0;
else if (PS==8 && IOROMRES) IOROMEN <= 0;
else if (PS==8 && !nIOSTRB && RAr[10:0]==11'h7FF) IOROMEN <= 0;
else if (PS==8 && !nIOSEL) IOROMEN <= 1;
end
/* Apple data bus */
inout [7:0] RD = RDdir ? 8'bZ : RDD[7:0];
/* Apple and internal data bus */
wire DBSEL = nWEr && (!nDEVSEL || !nIOSEL || (!nIOSTRB && IOROMEN && RAr[10:0]!=11'h7FF));
wire RDOE = DBSEL && PHI0 && PHI0r[4];
reg [7:0] RDD;
output RDdir = !(PHI0r2 && nWE && PHI0 &&
(!nDEVSEL || !nIOSEL || (!nIOSTRB && IOROMEN && RA[10:0]!=11'h7FF)));
inout [7:0] RD = RDOE ? RDD[7:0] : 8'bZ;
output RDdir = !(DBSEL && PHI0r[3]);
/* Slinky address registers */
reg [23:0] Addr = 0;
@@ -131,7 +125,7 @@ module GR8RAM(C25M, PHI0, nRES, nRESout, SetFW,
Addr[7:0] <= RD[7:0];
AddrIncM <= Addr[7] && !RD[7];
end else if (AddrIncL) begin
Addr[7:0] <= Addr[7:0]+1;
Addr[7:0] <= Addr[7:0]+8'h1;
AddrIncM <= Addr[7:0]==8'hFF;
end else AddrIncM <= 0;
@@ -139,14 +133,14 @@ module GR8RAM(C25M, PHI0, nRES, nRESout, SetFW,
Addr[15:8] <= RD[7:0];
AddrIncH <= Addr[15] && !RD[7];
end else if (AddrIncM) begin
Addr[15:8] <= Addr[15:8]+1;
Addr[15:8] <= Addr[15:8]+8'h1;
AddrIncH <= Addr[15:8]==8'hFF;
end else AddrIncH <= 0;
if (PS==8 && AddrHSEL && !nWEr) begin
Addr[23:16] <= RD[7:0];
end else if (AddrIncH) begin
Addr[23:16] <= Addr[23:16]+1;
Addr[23:16] <= Addr[23:16]+8'h1;
end
end
end
@@ -327,10 +321,17 @@ module GR8RAM(C25M, PHI0, nRES, nRESout, SetFW,
/* Apple data bus from SDRAM */
always @(negedge C25M) begin
if (PS==5) begin
if (AddrLSpecSEL) RDD[7:0] <= Addr[7:0];
else if (AddrMSpecSEL) RDD[7:0] <= Addr[15:8];
else if (AddrHSpecSEL) RDD[7:0] <= { SetEN24bit ? Addr[23:20] : 4'hF, Addr[19:16] };
else RDD[7:0] <= SD[7:0];
if (nDEVSEL || RAr[3]) RDD[7:0] <= SD[7:0];
else case (RAr[2:0])
3'h7: RDD[7:0] <= 8'h10; // Hex 10 (meaning firmware 1.0)
3'h6: RDD[7:0] <= 8'h41; // ASCII "A" (meaning rev. A)
3'h5: RDD[7:0] <= 8'h05; // Hex 05 (meaning "4205")
3'h4: RDD[7:0] <= 8'h47; // ASCII "G" (meaning "GW")
3'h3: RDD[7:0] <= SD[7:0];
3'h2: RDD[7:0] <= { SetEN24bit ? Addr[23:20] : 4'hF, Addr[19:16] };
3'h1: RDD[7:0] <= Addr[15:8];
3'h0: RDD[7:0] <= Addr[7:0];
endcase
end
end

23
cpld/output_files/GR8RAM.asm.rpt
View File

@@ -1,5 +1,5 @@
Assembler report for GR8RAM
Fri Feb 16 20:54:00 2024
Tue May 14 02:45:43 2024
Quartus Prime Version 19.1.0 Build 670 09/22/2019 SJ Lite Edition
@@ -10,7 +10,7 @@ Quartus Prime Version 19.1.0 Build 670 09/22/2019 SJ Lite Edition
2. Assembler Summary
3. Assembler Settings
4. Assembler Generated Files
5. Assembler Device Options: /Repos/GR8RAM/cpld/output_files/GR8RAM.pof
5. Assembler Device Options: /Repos/GR8RAM/CPLD/output_files/GR8RAM.pof
6. Assembler Messages
@@ -38,7 +38,7 @@ https://fpgasoftware.intel.com/eula.
+---------------------------------------------------------------+
; Assembler Summary ;
+-----------------------+---------------------------------------+
; Assembler Status ; Successful - Fri Feb 16 20:54:00 2024 ;
; Assembler Status ; Successful - Tue May 14 02:45:43 2024 ;
; Revision Name ; GR8RAM ;
; Top-level Entity Name ; GR8RAM ;
; Family ; MAX II ;
@@ -58,17 +58,17 @@ https://fpgasoftware.intel.com/eula.
+--------------------------------------------+
; File Name ;
+--------------------------------------------+
; /Repos/GR8RAM/cpld/output_files/GR8RAM.pof ;
; /Repos/GR8RAM/CPLD/output_files/GR8RAM.pof ;
+--------------------------------------------+
+----------------------------------------------------------------------+
; Assembler Device Options: /Repos/GR8RAM/cpld/output_files/GR8RAM.pof ;
; Assembler Device Options: /Repos/GR8RAM/CPLD/output_files/GR8RAM.pof ;
+----------------+-----------------------------------------------------+
; Option ; Setting ;
+----------------+-----------------------------------------------------+
; JTAG usercode ; 0x00163AA4 ;
; Checksum ; 0x00163E9C ;
; JTAG usercode ; 0x00160A1C ;
; Checksum ; 0x00160E24 ;
+----------------+-----------------------------------------------------+
@@ -78,14 +78,13 @@ https://fpgasoftware.intel.com/eula.
Info: *******************************************************************
Info: Running Quartus Prime Assembler
Info: Version 19.1.0 Build 670 09/22/2019 SJ Lite Edition
Info: Processing started: Fri Feb 16 20:53:59 2024
Info: Processing started: Tue May 14 02:45:42 2024
Info: Command: quartus_asm --read_settings_files=off --write_settings_files=off GR8RAM -c GR8RAM
Warning (18236): Number of processors has not been specified which may cause overloading on shared machines. Set the global assignment NUM_PARALLEL_PROCESSORS in your QSF to an appropriate value for best performance.
Info (115031): Writing out detailed assembly data for power analysis
Info (115030): Assembler is generating device programming files
Info: Quartus Prime Assembler was successful. 0 errors, 1 warning
Info: Peak virtual memory: 13097 megabytes
Info: Processing ended: Fri Feb 16 20:54:00 2024
Info: Quartus Prime Assembler was successful. 0 errors, 0 warnings
Info: Peak virtual memory: 13100 megabytes
Info: Processing ended: Tue May 14 02:45:43 2024
Info: Elapsed time: 00:00:01
Info: Total CPU time (on all processors): 00:00:01

13
cpld/output_files/GR8RAM.cdf
View File

@@ -1,13 +0,0 @@
/* Quartus Prime Version 22.1std.0 Build 915 10/25/2022 SC Lite Edition */
JedecChain;
FileRevision(JESD32A);
DefaultMfr(6E);
P ActionCode(Cfg)
Device PartName(EPM240T100) Path("//mac/iCloud/Repos2/GR8RAM/cpld2/output_files/") File("GR8RAM.pof") MfrSpec(OpMask(1) SEC_Device(EPM240T100) Child_OpMask(2 3 3));
ChainEnd;
AlteraBegin;
ChainType(JTAG);
AlteraEnd;

2
cpld/output_files/GR8RAM.done
View File

@@ -1 +1 @@
Fri Feb 16 20:54:03 2024
Tue May 14 02:45:47 2024

94
cpld/output_files/GR8RAM.eda.rpt
View File

@@ -1,94 +0,0 @@
EDA Netlist Writer report for GR8RAM
Tue Feb 28 11:21:31 2023
Quartus Prime Version 22.1std.0 Build 915 10/25/2022 SC Lite Edition
---------------------
; Table of Contents ;
---------------------
1. Legal Notice
2. EDA Netlist Writer Summary
3. Simulation Settings
4. Simulation Generated Files
5. EDA Netlist Writer Messages
----------------
; Legal Notice ;
----------------
Copyright (C) 2022 Intel Corporation. All rights reserved.
Your use of Intel Corporation's design tools, logic functions
and other software and tools, and any partner logic
functions, and any output files from any of the foregoing
(including device programming or simulation files), and any
associated documentation or information are expressly subject
to the terms and conditions of the Intel Program License
Subscription Agreement, the Intel Quartus Prime License Agreement,
the Intel FPGA IP License Agreement, or other applicable license
agreement, including, without limitation, that your use is for
the sole purpose of programming logic devices manufactured by
Intel and sold by Intel or its authorized distributors. Please
refer to the applicable agreement for further details, at
https://fpgasoftware.intel.com/eula.
+-------------------------------------------------------------------+
; EDA Netlist Writer Summary ;
+---------------------------+---------------------------------------+
; EDA Netlist Writer Status ; Successful - Tue Feb 28 11:21:31 2023 ;
; Revision Name ; GR8RAM ;
; Top-level Entity Name ; GR8RAM ;
; Family ; MAX II ;
; Simulation Files Creation ; Successful ;
+---------------------------+---------------------------------------+
+---------------------------------------------------------------------------------------------------------------------------------+
; Simulation Settings ;
+---------------------------------------------------------------------------------------------------+-----------------------------+
; Option ; Setting ;
+---------------------------------------------------------------------------------------------------+-----------------------------+
; Tool Name ; Questa Intel FPGA (Verilog) ;
; Generate functional simulation netlist ; On ;
; Truncate long hierarchy paths ; Off ;
; Map illegal HDL characters ; Off ;
; Flatten buses into individual nodes ; Off ;
; Maintain hierarchy ; Off ;
; Bring out device-wide set/reset signals as ports ; Off ;
; Enable glitch filtering ; Off ;
; Do not write top level VHDL entity ; Off ;
; Disable detection of setup and hold time violations in the input registers of bi-directional pins ; Off ;
; Architecture name in VHDL output netlist ; structure ;
; Generate third-party EDA tool command script for RTL functional simulation ; Off ;
; Generate third-party EDA tool command script for gate-level simulation ; Off ;
+---------------------------------------------------------------------------------------------------+-----------------------------+
+--------------------------------------------------+
; Simulation Generated Files ;
+--------------------------------------------------+
; Generated Files ;
+--------------------------------------------------+
; /Repos2/GR8RAM/cpld2/simulation/questa/GR8RAM.vo ;
+--------------------------------------------------+
+-----------------------------+
; EDA Netlist Writer Messages ;
+-----------------------------+
Info: *******************************************************************
Info: Running Quartus Prime EDA Netlist Writer
Info: Version 22.1std.0 Build 915 10/25/2022 SC Lite Edition
Info: Processing started: Tue Feb 28 11:21:30 2023
Info: Command: quartus_eda --read_settings_files=off --write_settings_files=off GR8RAM -c GR8RAM
Warning (18236): Number of processors has not been specified which may cause overloading on shared machines. Set the global assignment NUM_PARALLEL_PROCESSORS in your QSF to an appropriate value for best performance.
Info (204019): Generated file GR8RAM.vo in folder "/Repos2/GR8RAM/cpld2/simulation/questa/" for EDA simulation tool
Info: Quartus Prime EDA Netlist Writer was successful. 0 errors, 1 warning
Info: Peak virtual memory: 13024 megabytes
Info: Processing ended: Tue Feb 28 11:21:31 2023
Info: Elapsed time: 00:00:01
Info: Total CPU time (on all processors): 00:00:01

371
cpld/output_files/GR8RAM.fit.rpt
View File

@@ -1,5 +1,5 @@
Fitter report for GR8RAM
Fri Feb 16 20:53:58 2024
Tue May 14 02:45:40 2024
Quartus Prime Version 19.1.0 Build 670 09/22/2019 SJ Lite Edition
@@ -18,20 +18,19 @@ Quartus Prime Version 19.1.0 Build 670 09/22/2019 SJ Lite Edition
10. I/O Bank Usage
11. All Package Pins
12. Output Pin Default Load For Reported TCO
13. I/O Assignment Warnings
14. Fitter Resource Utilization by Entity
15. Delay Chain Summary
16. Control Signals
17. Global & Other Fast Signals
18. Routing Usage Summary
19. LAB Logic Elements
20. LAB-wide Signals
21. LAB Signals Sourced
22. LAB Signals Sourced Out
23. LAB Distinct Inputs
24. Fitter Device Options
25. Fitter Messages
26. Fitter Suppressed Messages
13. Fitter Resource Utilization by Entity
14. Delay Chain Summary
15. Control Signals
16. Global & Other Fast Signals
17. Routing Usage Summary
18. LAB Logic Elements
19. LAB-wide Signals
20. LAB Signals Sourced
21. LAB Signals Sourced Out
22. LAB Distinct Inputs
23. Fitter Device Options
24. Fitter Messages
25. Fitter Suppressed Messages
@@ -58,14 +57,14 @@ https://fpgasoftware.intel.com/eula.
+---------------------------------------------------------------------+
; Fitter Summary ;
+-----------------------+---------------------------------------------+
; Fitter Status ; Successful - Fri Feb 16 20:53:58 2024 ;
; Fitter Status ; Successful - Tue May 14 02:45:40 2024 ;
; Quartus Prime Version ; 19.1.0 Build 670 09/22/2019 SJ Lite Edition ;
; Revision Name ; GR8RAM ;
; Top-level Entity Name ; GR8RAM ;
; Family ; MAX II ;
; Device ; EPM240T100C5 ;
; Timing Models ; Final ;
; Total logic elements ; 233 / 240 ( 97 % ) ;
; Total logic elements ; 235 / 240 ( 98 % ) ;
; Total pins ; 80 / 80 ( 100 % ) ;
; Total virtual pins ; 0 ;
; UFM blocks ; 0 / 1 ( 0 % ) ;
@@ -78,9 +77,11 @@ https://fpgasoftware.intel.com/eula.
; Option ; Setting ; Default Value ;
+--------------------------------------------------------------------+--------------------------------+--------------------------------+
; Device ; EPM240T100C5 ; ;
; Maximum processors allowed for parallel compilation ; 4 ; ;
; Minimum Core Junction Temperature ; 0 ; ;
; Maximum Core Junction Temperature ; 85 ; ;
; Fit Attempts to Skip ; 0 ; 0.0 ;
; Fitter Effort ; Standard Fit ; Auto Fit ;
; Use smart compilation ; Off ; Off ;
; Enable parallel Assembler and Timing Analyzer during compilation ; On ; On ;
; Enable compact report table ; Off ; Off ;
@@ -111,7 +112,6 @@ https://fpgasoftware.intel.com/eula.
; Perform Register Duplication for Performance ; Off ; Off ;
; Perform Register Retiming for Performance ; Off ; Off ;
; Perform Asynchronous Signal Pipelining ; Off ; Off ;
; Fitter Effort ; Auto Fit ; Auto Fit ;
; Physical Synthesis Effort Level ; Normal ; Normal ;
; Logic Cell Insertion - Logic Duplication ; Auto ; Auto ;
; Auto Register Duplication ; Auto ; Auto ;
@@ -129,20 +129,20 @@ https://fpgasoftware.intel.com/eula.
; Number detected on machine ; 4 ;
; Maximum allowed ; 4 ;
; ; ;
; Average used ; 1.02 ;
; Average used ; 1.03 ;
; Maximum used ; 4 ;
; ; ;
; Usage by Processor ; % Time Used ;
; Processor 1 ; 100.0% ;
; Processor 2 ; 0.8% ;
; Processors 3-4 ; 0.7% ;
; Processor 2 ; 1.2% ;
; Processors 3-4 ; 1.0% ;
+----------------------------+-------------+
+--------------+
; Pin-Out File ;
+--------------+
The pin-out file can be found in /Repos/GR8RAM/cpld/output_files/GR8RAM.pin.
The pin-out file can be found in /Repos/GR8RAM/CPLD/output_files/GR8RAM.pin.
+---------------------------------------------------------------------+
@@ -150,27 +150,27 @@ The pin-out file can be found in /Repos/GR8RAM/cpld/output_files/GR8RAM.pin.
+---------------------------------------------+-----------------------+
; Resource ; Usage ;
+---------------------------------------------+-----------------------+
; Total logic elements ; 233 / 240 ( 97 % ) ;
; -- Combinational with no register ; 109 ;
; -- Register only ; 6 ;
; Total logic elements ; 235 / 240 ( 98 % ) ;
; -- Combinational with no register ; 113 ;
; -- Register only ; 4 ;
; -- Combinational with a register ; 118 ;
; ; ;
; Logic element usage by number of LUT inputs ; ;
; -- 4 input functions ; 124 ;
; -- 3 input functions ; 30 ;
; -- 2 input functions ; 71 ;
; -- 4 input functions ; 126 ;
; -- 3 input functions ; 36 ;
; -- 2 input functions ; 67 ;
; -- 1 input functions ; 0 ;
; -- 0 input functions ; 2 ;
; ; ;
; Logic elements by mode ; ;
; -- normal mode ; 200 ;
; -- normal mode ; 202 ;
; -- arithmetic mode ; 33 ;
; -- qfbk mode ; 18 ;
; -- qfbk mode ; 19 ;
; -- register cascade mode ; 0 ;
; -- synchronous clear/load mode ; 68 ;
; -- asynchronous clear/load mode ; 29 ;
; -- synchronous clear/load mode ; 65 ;
; -- asynchronous clear/load mode ; 28 ;
; ; ;
; Total registers ; 124 / 240 ( 52 % ) ;
; Total registers ; 122 / 240 ( 51 % ) ;
; Total LABs ; 24 / 24 ( 100 % ) ;
; Logic elements in carry chains ; 37 ;
; Virtual pins ; 0 ;
@@ -185,12 +185,12 @@ The pin-out file can be found in /Repos/GR8RAM/cpld/output_files/GR8RAM.pin.
; Global signals ; 3 ;
; -- Global clocks ; 3 / 4 ( 75 % ) ;
; JTAGs ; 0 / 1 ( 0 % ) ;
; Average interconnect usage (total/H/V) ; 34.1% / 35.6% / 32.6% ;
; Peak interconnect usage (total/H/V) ; 34.1% / 35.6% / 32.6% ;
; Maximum fan-out ; 110 ;
; Average interconnect usage (total/H/V) ; 46.7% / 51.7% / 41.5% ;
; Peak interconnect usage (total/H/V) ; 46.7% / 51.7% / 41.5% ;
; Maximum fan-out ; 108 ;
; Highest non-global fan-out ; 53 ;
; Total fan-out ; 1071 ;
; Average fan-out ; 3.42 ;
; Total fan-out ; 1084 ;
; Average fan-out ; 3.44 ;
+---------------------------------------------+-----------------------+
@@ -199,34 +199,34 @@ The pin-out file can be found in /Repos/GR8RAM/cpld/output_files/GR8RAM.pin.
+----------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+-----------------+----------+--------------+----------------------------+----------------------+----------------+
; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Combinational Fan-Out ; Registered Fan-Out ; Global ; PCI I/O Enabled ; Bus Hold ; Weak Pull Up ; I/O Standard ; Location assigned by ; Slow Slew Rate ;
+----------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+-----------------+----------+--------------+----------------------------+----------------------+----------------+
; C25M ; 64 ; 2 ; 8 ; 3 ; 4 ; 110 ; 0 ; yes ; no ; no ; Off ; 3.3-V LVTTL ; User ; no ;
; C25M ; 64 ; 2 ; 8 ; 3 ; 4 ; 108 ; 0 ; yes ; no ; no ; Off ; 3.3-V LVTTL ; User ; no ;
; DMAin ; 48 ; 1 ; 6 ; 0 ; 0 ; 1 ; 0 ; no ; no ; no ; Off ; 3.3-V LVTTL ; User ; no ;
; INTin ; 49 ; 1 ; 7 ; 0 ; 2 ; 1 ; 0 ; no ; no ; no ; Off ; 3.3-V LVTTL ; User ; no ;
; MISO ; 16 ; 1 ; 1 ; 2 ; 2 ; 1 ; 0 ; no ; no ; yes ; Off ; 3.3-V LVTTL ; User ; no ;
; PHI0 ; 41 ; 1 ; 5 ; 0 ; 1 ; 16 ; 0 ; yes ; no ; no ; Off ; 3.3V Schmitt Trigger Input ; User ; no ;
; RA[0] ; 100 ; 2 ; 2 ; 5 ; 2 ; 2 ; 0 ; no ; no ; no ; Off ; 3.3-V LVTTL ; User ; no ;
; RA[10] ; 14 ; 1 ; 1 ; 2 ; 0 ; 2 ; 0 ; no ; no ; no ; Off ; 3.3-V LVTTL ; User ; no ;
; RA[0] ; 100 ; 2 ; 2 ; 5 ; 2 ; 1 ; 0 ; no ; no ; no ; Off ; 3.3-V LVTTL ; User ; no ;
; RA[10] ; 14 ; 1 ; 1 ; 2 ; 0 ; 1 ; 0 ; no ; no ; no ; Off ; 3.3-V LVTTL ; User ; no ;
; RA[11] ; 34 ; 1 ; 3 ; 0 ; 1 ; 1 ; 0 ; no ; no ; no ; Off ; 3.3-V LVTTL ; User ; no ;
; RA[12] ; 35 ; 1 ; 3 ; 0 ; 0 ; 1 ; 0 ; no ; no ; no ; Off ; 3.3-V LVTTL ; User ; no ;
; RA[13] ; 36 ; 1 ; 4 ; 0 ; 2 ; 1 ; 0 ; no ; no ; no ; Off ; 3.3-V LVTTL ; User ; no ;
; RA[14] ; 37 ; 1 ; 4 ; 0 ; 1 ; 1 ; 0 ; no ; no ; no ; Off ; 3.3-V LVTTL ; User ; no ;
; RA[15] ; 38 ; 1 ; 4 ; 0 ; 0 ; 1 ; 0 ; no ; no ; no ; Off ; 3.3-V LVTTL ; User ; no ;
; RA[1] ; 98 ; 2 ; 2 ; 5 ; 0 ; 2 ; 0 ; no ; no ; no ; Off ; 3.3-V LVTTL ; User ; no ;
; RA[2] ; 97 ; 2 ; 3 ; 5 ; 3 ; 2 ; 0 ; no ; no ; no ; Off ; 3.3-V LVTTL ; User ; no ;
; RA[3] ; 4 ; 1 ; 1 ; 4 ; 2 ; 2 ; 0 ; no ; no ; no ; Off ; 3.3-V LVTTL ; User ; no ;
; RA[4] ; 1 ; 2 ; 2 ; 5 ; 3 ; 2 ; 0 ; no ; no ; no ; Off ; 3.3-V LVTTL ; Fitter ; no ;
; RA[5] ; 2 ; 1 ; 1 ; 4 ; 0 ; 2 ; 0 ; no ; no ; no ; Off ; 3.3-V LVTTL ; User ; no ;
; RA[6] ; 3 ; 1 ; 1 ; 4 ; 1 ; 2 ; 0 ; no ; no ; no ; Off ; 3.3-V LVTTL ; User ; no ;
; RA[7] ; 6 ; 1 ; 1 ; 3 ; 0 ; 2 ; 0 ; no ; no ; no ; Off ; 3.3-V LVTTL ; User ; no ;
; RA[8] ; 7 ; 1 ; 1 ; 3 ; 1 ; 2 ; 0 ; no ; no ; no ; Off ; 3.3-V LVTTL ; User ; no ;
; RA[9] ; 8 ; 1 ; 1 ; 3 ; 2 ; 2 ; 0 ; no ; no ; no ; Off ; 3.3-V LVTTL ; User ; no ;
; RA[1] ; 98 ; 2 ; 2 ; 5 ; 0 ; 1 ; 0 ; no ; no ; no ; Off ; 3.3-V LVTTL ; User ; no ;
; RA[2] ; 97 ; 2 ; 3 ; 5 ; 3 ; 1 ; 0 ; no ; no ; no ; Off ; 3.3-V LVTTL ; User ; no ;
; RA[3] ; 4 ; 1 ; 1 ; 4 ; 2 ; 1 ; 0 ; no ; no ; no ; Off ; 3.3-V LVTTL ; User ; no ;
; RA[4] ; 1 ; 2 ; 2 ; 5 ; 3 ; 1 ; 0 ; no ; no ; no ; Off ; 3.3-V LVTTL ; User ; no ;
; RA[5] ; 2 ; 1 ; 1 ; 4 ; 0 ; 1 ; 0 ; no ; no ; no ; Off ; 3.3-V LVTTL ; User ; no ;
; RA[6] ; 3 ; 1 ; 1 ; 4 ; 1 ; 1 ; 0 ; no ; no ; no ; Off ; 3.3-V LVTTL ; User ; no ;
; RA[7] ; 6 ; 1 ; 1 ; 3 ; 0 ; 1 ; 0 ; no ; no ; no ; Off ; 3.3-V LVTTL ; User ; no ;
; RA[8] ; 7 ; 1 ; 1 ; 3 ; 1 ; 1 ; 0 ; no ; no ; no ; Off ; 3.3-V LVTTL ; User ; no ;
; RA[9] ; 8 ; 1 ; 1 ; 3 ; 2 ; 1 ; 0 ; no ; no ; no ; Off ; 3.3-V LVTTL ; User ; no ;
; SetFW[0] ; 96 ; 2 ; 3 ; 5 ; 2 ; 1 ; 0 ; no ; no ; no ; On ; 3.3V Schmitt Trigger Input ; User ; no ;
; SetFW[1] ; 95 ; 2 ; 3 ; 5 ; 1 ; 1 ; 0 ; no ; no ; no ; On ; 3.3V Schmitt Trigger Input ; User ; no ;
; nDEVSEL ; 40 ; 1 ; 5 ; 0 ; 2 ; 4 ; 0 ; no ; no ; no ; Off ; 3.3V Schmitt Trigger Input ; User ; no ;
; nDEVSEL ; 40 ; 1 ; 5 ; 0 ; 2 ; 6 ; 0 ; no ; no ; no ; Off ; 3.3V Schmitt Trigger Input ; User ; no ;
; nIOSEL ; 39 ; 1 ; 5 ; 0 ; 3 ; 3 ; 0 ; no ; no ; no ; Off ; 3.3V Schmitt Trigger Input ; User ; no ;
; nIOSTRB ; 42 ; 1 ; 5 ; 0 ; 0 ; 3 ; 0 ; no ; no ; no ; Off ; 3.3V Schmitt Trigger Input ; User ; no ;
; nIOSTRB ; 42 ; 1 ; 5 ; 0 ; 0 ; 2 ; 0 ; no ; no ; no ; Off ; 3.3V Schmitt Trigger Input ; User ; no ;
; nRES ; 44 ; 1 ; 6 ; 0 ; 2 ; 1 ; 0 ; no ; no ; no ; Off ; 3.3V Schmitt Trigger Input ; User ; no ;
; nWE ; 43 ; 1 ; 6 ; 0 ; 3 ; 2 ; 0 ; no ; no ; no ; Off ; 3.3V Schmitt Trigger Input ; User ; no ;
; nWE ; 43 ; 1 ; 6 ; 0 ; 3 ; 1 ; 0 ; no ; no ; no ; Off ; 3.3V Schmitt Trigger Input ; User ; no ;
+----------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+-----------------+----------+--------------+----------------------------+----------------------+----------------+
@@ -238,7 +238,7 @@ The pin-out file can be found in /Repos/GR8RAM/cpld/output_files/GR8RAM.pin.
; DMAout ; 18 ; 1 ; 1 ; 1 ; 0 ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 16mA ; no ; User ; 10 pF ; - ; - ;
; DQMH ; 57 ; 2 ; 8 ; 2 ; 3 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; no ; User ; 10 pF ; - ; - ;
; DQML ; 85 ; 2 ; 5 ; 5 ; 0 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; no ; User ; 10 pF ; - ; - ;
; FCK ; 12 ; 1 ; 1 ; 3 ; 3 ; no ; yes ; no ; no ; yes ; yes ; Off ; 3.3-V LVTTL ; 8mA ; no ; User ; 10 pF ; - ; - ;
; FCK ; 12 ; 1 ; 1 ; 3 ; 3 ; no ; yes ; no ; no ; yes ; yes ; Off ; 3.3-V LVTTL ; 8mA ; yes ; User ; 10 pF ; - ; - ;
; INTout ; 20 ; 1 ; 1 ; 1 ; 2 ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 16mA ; no ; User ; 10 pF ; - ; - ;
; RAdir ; 19 ; 1 ; 1 ; 1 ; 1 ; no ; yes ; no ; no ; no ; no ; On ; 3.3-V LVTTL ; 8mA ; no ; User ; 10 pF ; - ; - ;
; RCKE ; 66 ; 2 ; 8 ; 3 ; 3 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; no ; User ; 10 pF ; - ; - ;
@@ -246,26 +246,26 @@ The pin-out file can be found in /Repos/GR8RAM/cpld/output_files/GR8RAM.pin.
; RWout ; 33 ; 1 ; 3 ; 0 ; 2 ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 16mA ; no ; User ; 10 pF ; - ; - ;
; SA[0] ; 75 ; 2 ; 7 ; 5 ; 0 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; no ; User ; 10 pF ; - ; - ;
; SA[10] ; 73 ; 2 ; 8 ; 4 ; 1 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; no ; User ; 10 pF ; - ; - ;
; SA[11] ; 70 ; 2 ; 8 ; 4 ; 4 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; yes ; User ; 10 pF ; - ; - ;
; SA[12] ; 68 ; 2 ; 8 ; 3 ; 1 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; yes ; User ; 10 pF ; - ; - ;
; SA[11] ; 70 ; 2 ; 8 ; 4 ; 4 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; no ; User ; 10 pF ; - ; - ;
; SA[12] ; 68 ; 2 ; 8 ; 3 ; 1 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; no ; User ; 10 pF ; - ; - ;
; SA[1] ; 81 ; 2 ; 6 ; 5 ; 0 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; no ; User ; 10 pF ; - ; - ;
; SA[2] ; 82 ; 2 ; 6 ; 5 ; 1 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; no ; User ; 10 pF ; - ; - ;
; SA[3] ; 84 ; 2 ; 6 ; 5 ; 3 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; no ; User ; 10 pF ; - ; - ;
; SA[4] ; 76 ; 2 ; 7 ; 5 ; 1 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; no ; User ; 10 pF ; - ; - ;
; SA[5] ; 83 ; 2 ; 6 ; 5 ; 2 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; yes ; User ; 10 pF ; - ; - ;
; SA[5] ; 83 ; 2 ; 6 ; 5 ; 2 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; no ; User ; 10 pF ; - ; - ;
; SA[6] ; 77 ; 2 ; 7 ; 5 ; 2 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; no ; User ; 10 pF ; - ; - ;
; SA[7] ; 78 ; 2 ; 7 ; 5 ; 3 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; no ; User ; 10 pF ; - ; - ;
; SA[8] ; 74 ; 2 ; 8 ; 4 ; 0 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; no ; User ; 10 pF ; - ; - ;
; SA[9] ; 72 ; 2 ; 8 ; 4 ; 2 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; no ; User ; 10 pF ; - ; - ;
; SBA[0] ; 69 ; 2 ; 8 ; 3 ; 0 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; no ; User ; 10 pF ; - ; - ;
; SBA[1] ; 71 ; 2 ; 8 ; 4 ; 3 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; no ; User ; 10 pF ; - ; - ;
; nCAS ; 61 ; 2 ; 8 ; 2 ; 1 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; yes ; User ; 10 pF ; - ; - ;
; nCAS ; 61 ; 2 ; 8 ; 2 ; 1 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; no ; User ; 10 pF ; - ; - ;
; nDMAout ; 21 ; 1 ; 1 ; 1 ; 3 ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 16mA ; no ; User ; 10 pF ; - ; - ;
; nFCS ; 5 ; 1 ; 1 ; 4 ; 3 ; no ; yes ; no ; no ; yes ; no ; On ; 3.3-V LVTTL ; 8mA ; yes ; User ; 10 pF ; - ; - ;
; nFCS ; 5 ; 1 ; 1 ; 4 ; 3 ; no ; yes ; no ; no ; yes ; no ; On ; 3.3-V LVTTL ; 8mA ; no ; User ; 10 pF ; - ; - ;
; nINHout ; 27 ; 1 ; 2 ; 0 ; 2 ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 16mA ; no ; User ; 10 pF ; - ; - ;
; nIRQout ; 29 ; 1 ; 2 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 16mA ; no ; User ; 10 pF ; - ; - ;
; nNMIout ; 26 ; 1 ; 2 ; 0 ; 3 ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 16mA ; no ; User ; 10 pF ; - ; - ;
; nRAS ; 62 ; 2 ; 8 ; 2 ; 0 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; yes ; User ; 10 pF ; - ; - ;
; nRAS ; 62 ; 2 ; 8 ; 2 ; 0 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; no ; User ; 10 pF ; - ; - ;
; nRCS ; 67 ; 2 ; 8 ; 3 ; 2 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; no ; User ; 10 pF ; - ; - ;
; nRDYout ; 28 ; 1 ; 2 ; 0 ; 1 ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 16mA ; no ; User ; 10 pF ; - ; - ;
; nRESout ; 30 ; 1 ; 3 ; 0 ; 3 ; no ; yes ; no ; no ; no ; no ; On ; 3.3-V LVTTL ; 8mA ; yes ; User ; 10 pF ; - ; - ;
@@ -279,22 +279,22 @@ The pin-out file can be found in /Repos/GR8RAM/cpld/output_files/GR8RAM.pin.
; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Combinational Fan-Out ; Registered Fan-Out ; Global ; Output Register ; Slow Slew Rate ; PCI I/O Enabled ; Open Drain ; Bus Hold ; Weak Pull Up ; I/O Standard ; Current Strength ; Fast Output Connection ; Location assigned by ; Load ; Output Enable Source ; Output Enable Group ;
+-------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+-----------------+----------------+-----------------+------------+----------+--------------+--------------+------------------+------------------------+----------------------+-------+----------------------+---------------------+
; MOSI ; 15 ; 1 ; 1 ; 2 ; 1 ; 1 ; 0 ; no ; no ; yes ; no ; no ; yes ; Off ; 3.3-V LVTTL ; 8mA ; no ; User ; 10 pF ; MOSIOE ; - ;
; RD[0] ; 86 ; 2 ; 5 ; 5 ; 1 ; 5 ; 0 ; no ; no ; no ; no ; no ; yes ; Off ; 3.3-V LVTTL ; 8mA ; no ; User ; 10 pF ; comb~2 ; - ;
; RD[1] ; 87 ; 2 ; 5 ; 5 ; 2 ; 4 ; 0 ; no ; no ; no ; no ; no ; yes ; Off ; 3.3-V LVTTL ; 8mA ; no ; User ; 10 pF ; comb~2 ; - ;
; RD[2] ; 88 ; 2 ; 5 ; 5 ; 3 ; 4 ; 0 ; no ; no ; no ; no ; no ; yes ; Off ; 3.3-V LVTTL ; 8mA ; no ; User ; 10 pF ; comb~2 ; - ;
; RD[3] ; 89 ; 2 ; 4 ; 5 ; 0 ; 4 ; 0 ; no ; no ; no ; no ; no ; yes ; Off ; 3.3-V LVTTL ; 8mA ; no ; User ; 10 pF ; comb~2 ; - ;
; RD[4] ; 90 ; 2 ; 4 ; 5 ; 1 ; 4 ; 0 ; no ; no ; no ; no ; no ; yes ; Off ; 3.3-V LVTTL ; 8mA ; no ; User ; 10 pF ; comb~2 ; - ;
; RD[5] ; 91 ; 2 ; 4 ; 5 ; 2 ; 4 ; 0 ; no ; no ; no ; no ; no ; yes ; Off ; 3.3-V LVTTL ; 8mA ; no ; User ; 10 pF ; comb~2 ; - ;
; RD[6] ; 92 ; 2 ; 3 ; 5 ; 0 ; 4 ; 0 ; no ; no ; no ; no ; no ; yes ; Off ; 3.3-V LVTTL ; 8mA ; no ; User ; 10 pF ; comb~2 ; - ;
; RD[7] ; 99 ; 2 ; 2 ; 5 ; 1 ; 6 ; 0 ; no ; no ; no ; no ; no ; yes ; Off ; 3.3-V LVTTL ; 8mA ; no ; User ; 10 pF ; comb~2 ; - ;
; SD[0] ; 50 ; 1 ; 7 ; 0 ; 1 ; 1 ; 0 ; no ; no ; yes ; no ; no ; no ; Off ; 3.3-V LVTTL ; 16mA ; yes ; User ; 10 pF ; SDOE ; - ;
; RD[0] ; 86 ; 2 ; 5 ; 5 ; 1 ; 5 ; 0 ; no ; no ; no ; no ; no ; yes ; Off ; 3.3-V LVTTL ; 8mA ; no ; User ; 10 pF ; RDOE ; - ;
; RD[1] ; 87 ; 2 ; 5 ; 5 ; 2 ; 4 ; 0 ; no ; no ; no ; no ; no ; yes ; Off ; 3.3-V LVTTL ; 8mA ; no ; User ; 10 pF ; RDOE ; - ;
; RD[2] ; 88 ; 2 ; 5 ; 5 ; 3 ; 4 ; 0 ; no ; no ; no ; no ; no ; yes ; Off ; 3.3-V LVTTL ; 8mA ; no ; User ; 10 pF ; RDOE ; - ;
; RD[3] ; 89 ; 2 ; 4 ; 5 ; 0 ; 4 ; 0 ; no ; no ; no ; no ; no ; yes ; Off ; 3.3-V LVTTL ; 8mA ; no ; User ; 10 pF ; RDOE ; - ;
; RD[4] ; 90 ; 2 ; 4 ; 5 ; 1 ; 4 ; 0 ; no ; no ; no ; no ; no ; yes ; Off ; 3.3-V LVTTL ; 8mA ; no ; User ; 10 pF ; RDOE ; - ;
; RD[5] ; 91 ; 2 ; 4 ; 5 ; 2 ; 4 ; 0 ; no ; no ; no ; no ; no ; yes ; Off ; 3.3-V LVTTL ; 8mA ; no ; User ; 10 pF ; RDOE ; - ;
; RD[6] ; 92 ; 2 ; 3 ; 5 ; 0 ; 4 ; 0 ; no ; no ; no ; no ; no ; yes ; Off ; 3.3-V LVTTL ; 8mA ; no ; User ; 10 pF ; RDOE ; - ;
; RD[7] ; 99 ; 2 ; 2 ; 5 ; 1 ; 6 ; 0 ; no ; no ; no ; no ; no ; yes ; Off ; 3.3-V LVTTL ; 8mA ; no ; User ; 10 pF ; RDOE ; - ;
; SD[0] ; 50 ; 1 ; 7 ; 0 ; 1 ; 1 ; 0 ; no ; no ; yes ; no ; no ; no ; Off ; 3.3-V LVTTL ; 16mA ; no ; User ; 10 pF ; SDOE ; - ;
; SD[1] ; 47 ; 1 ; 6 ; 0 ; 1 ; 1 ; 0 ; no ; no ; yes ; no ; no ; no ; Off ; 3.3-V LVTTL ; 16mA ; no ; User ; 10 pF ; SDOE ; - ;
; SD[2] ; 56 ; 2 ; 8 ; 1 ; 0 ; 1 ; 0 ; no ; no ; yes ; no ; no ; no ; Off ; 3.3-V LVTTL ; 16mA ; yes ; User ; 10 pF ; SDOE ; - ;
; SD[3] ; 55 ; 2 ; 8 ; 1 ; 1 ; 1 ; 0 ; no ; no ; yes ; no ; no ; no ; Off ; 3.3-V LVTTL ; 16mA ; yes ; User ; 10 pF ; SDOE ; - ;
; SD[4] ; 51 ; 1 ; 7 ; 0 ; 0 ; 1 ; 0 ; no ; no ; yes ; no ; no ; no ; Off ; 3.3-V LVTTL ; 16mA ; yes ; User ; 10 pF ; SDOE ; - ;
; SD[5] ; 52 ; 2 ; 8 ; 1 ; 4 ; 1 ; 0 ; no ; no ; yes ; no ; no ; no ; Off ; 3.3-V LVTTL ; 16mA ; yes ; User ; 10 pF ; SDOE ; - ;
; SD[6] ; 53 ; 2 ; 8 ; 1 ; 3 ; 1 ; 0 ; no ; no ; yes ; no ; no ; no ; Off ; 3.3-V LVTTL ; 16mA ; yes ; User ; 10 pF ; SDOE ; - ;
; SD[7] ; 54 ; 2 ; 8 ; 1 ; 2 ; 1 ; 0 ; no ; no ; yes ; no ; no ; no ; Off ; 3.3-V LVTTL ; 16mA ; yes ; User ; 10 pF ; SDOE ; - ;
; SD[2] ; 56 ; 2 ; 8 ; 1 ; 0 ; 1 ; 0 ; no ; no ; yes ; no ; no ; no ; Off ; 3.3-V LVTTL ; 16mA ; no ; User ; 10 pF ; SDOE ; - ;
; SD[3] ; 55 ; 2 ; 8 ; 1 ; 1 ; 1 ; 0 ; no ; no ; yes ; no ; no ; no ; Off ; 3.3-V LVTTL ; 16mA ; no ; User ; 10 pF ; SDOE ; - ;
; SD[4] ; 51 ; 1 ; 7 ; 0 ; 0 ; 1 ; 0 ; no ; no ; yes ; no ; no ; no ; Off ; 3.3-V LVTTL ; 16mA ; no ; User ; 10 pF ; SDOE ; - ;
; SD[5] ; 52 ; 2 ; 8 ; 1 ; 4 ; 1 ; 0 ; no ; no ; yes ; no ; no ; no ; Off ; 3.3-V LVTTL ; 16mA ; no ; User ; 10 pF ; SDOE ; - ;
; SD[6] ; 53 ; 2 ; 8 ; 1 ; 3 ; 1 ; 0 ; no ; no ; yes ; no ; no ; no ; Off ; 3.3-V LVTTL ; 16mA ; no ; User ; 10 pF ; SDOE ; - ;
; SD[7] ; 54 ; 2 ; 8 ; 1 ; 2 ; 1 ; 0 ; no ; no ; yes ; no ; no ; no ; Off ; 3.3-V LVTTL ; 16mA ; no ; User ; 10 pF ; SDOE ; - ;
+-------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+-----------------+----------------+-----------------+------------+----------+--------------+--------------+------------------+------------------------+----------------------+-------+----------------------+---------------------+
@@ -313,7 +313,7 @@ The pin-out file can be found in /Repos/GR8RAM/cpld/output_files/GR8RAM.pin.
+----------+------------+----------+----------------+--------+----------------------------+-----------+------------+-----------------+----------+--------------+
; Location ; Pad Number ; I/O Bank ; Pin Name/Usage ; Dir. ; I/O Standard ; Voltage ; I/O Type ; User Assignment ; Bus Hold ; Weak Pull Up ;
+----------+------------+----------+----------------+--------+----------------------------+-----------+------------+-----------------+----------+--------------+
; 1 ; 83 ; 2 ; RA[4] ; input ; 3.3-V LVTTL ; ; Column I/O ; N ; no ; Off ;
; 1 ; 83 ; 2 ; RA[4] ; input ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 2 ; 0 ; 1 ; RA[5] ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; 3 ; 1 ; 1 ; RA[6] ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; 4 ; 2 ; 1 ; RA[3] ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
@@ -433,21 +433,12 @@ Note: Pin directions (input, output or bidir) are based on device operating in u
Note: User assignments will override these defaults. The user specified values are listed in the Output Pins and Bidir Pins tables.
+----------------------------------------+
; I/O Assignment Warnings ;
+----------+-----------------------------+
; Pin Name ; Reason ;
+----------+-----------------------------+
; RA[4] ; Missing location assignment ;
+----------+-----------------------------+
+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fitter Resource Utilization by Entity ;
+----------------------------+-------------+--------------+------------+------+--------------+--------------+-------------------+------------------+-----------------+------------+---------------------+-------------+--------------+
; Compilation Hierarchy Node ; Logic Cells ; LC Registers ; UFM Blocks ; Pins ; Virtual Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Carry Chain LCs ; Packed LCs ; Full Hierarchy Name ; Entity Name ; Library Name ;
+----------------------------+-------------+--------------+------------+------+--------------+--------------+-------------------+------------------+-----------------+------------+---------------------+-------------+--------------+
; |GR8RAM ; 233 (233) ; 124 ; 0 ; 80 ; 0 ; 109 (109) ; 6 (6) ; 118 (118) ; 37 (37) ; 18 (18) ; |GR8RAM ; GR8RAM ; work ;
; |GR8RAM ; 235 (235) ; 122 ; 0 ; 80 ; 0 ; 113 (113) ; 4 (4) ; 118 (118) ; 37 (37) ; 19 (19) ; |GR8RAM ; GR8RAM ; work ;
+----------------------------+-------------+--------------+------------+------+--------------+--------------+-------------------+------------------+-----------------+------------+---------------------+-------------+--------------+
Note: For table entries with two numbers listed, the numbers in parentheses indicate the number of resources of the given type used by the specific entity alone. The numbers listed outside of parentheses indicate the total resources of the given type used by the specific entity and all of its sub-entities in the hierarchy.
@@ -511,12 +502,16 @@ Note: For table entries with two numbers listed, the numbers in parentheses indi
; MOSI ; Bidir ; (1) ;
; INTin ; Input ; (1) ;
; DMAin ; Input ; (1) ;
; PHI0 ; Input ; (0) ;
; nIOSTRB ; Input ; (1) ;
; nIOSEL ; Input ; (1) ;
; nDEVSEL ; Input ; (1) ;
; C25M ; Input ; (0) ;
; nWE ; Input ; (1) ;
; PHI0 ; Input ; (0) ;
; RA[3] ; Input ; (1) ;
; RA[2] ; Input ; (1) ;
; RA[0] ; Input ; (1) ;
; RA[1] ; Input ; (1) ;
; RA[2] ; Input ; (1) ;
; RA[3] ; Input ; (1) ;
; RA[4] ; Input ; (1) ;
; RA[5] ; Input ; (1) ;
; RA[6] ; Input ; (1) ;
@@ -524,10 +519,6 @@ Note: For table entries with two numbers listed, the numbers in parentheses indi
; RA[8] ; Input ; (1) ;
; RA[9] ; Input ; (1) ;
; RA[10] ; Input ; (1) ;
; nIOSTRB ; Input ; (1) ;
; nIOSEL ; Input ; (1) ;
; nDEVSEL ; Input ; (1) ;
; C25M ; Input ; (0) ;
; RA[11] ; Input ; (1) ;
; RA[14] ; Input ; (1) ;
; RA[15] ; Input ; (1) ;
@@ -545,22 +536,22 @@ Note: For table entries with two numbers listed, the numbers in parentheses indi
+-------------+-------------+---------+---------------------------------------+--------+----------------------+------------------+
; Name ; Location ; Fan-Out ; Usage ; Global ; Global Resource Used ; Global Line Name ;
+-------------+-------------+---------+---------------------------------------+--------+----------------------+------------------+
; C25M ; PIN_64 ; 110 ; Clock ; yes ; Global Clock ; GCLK3 ;
; Equal20~0 ; LC_X2_Y4_N5 ; 8 ; Clock enable ; no ; -- ; -- ;
; Equal2~1 ; LC_X2_Y1_N5 ; 16 ; Clock enable ; no ; -- ; -- ;
; FCKOE ; LC_X3_Y1_N1 ; 2 ; Output enable ; no ; -- ; -- ;
; IS~19 ; LC_X2_Y2_N7 ; 5 ; Clock enable ; no ; -- ; -- ;
; MOSIOE ; LC_X2_Y2_N8 ; 1 ; Output enable ; no ; -- ; -- ;
; C25M ; PIN_64 ; 108 ; Clock ; yes ; Global Clock ; GCLK3 ;
; Equal19~1 ; LC_X3_Y2_N5 ; 8 ; Clock enable ; no ; -- ; -- ;
; Equal2~1 ; LC_X5_Y4_N5 ; 16 ; Clock enable ; no ; -- ; -- ;
; FCKOE ; LC_X5_Y4_N6 ; 2 ; Output enable ; no ; -- ; -- ;
; IS~20 ; LC_X7_Y3_N4 ; 5 ; Clock enable ; no ; -- ; -- ;
; MOSIOE ; LC_X5_Y2_N9 ; 1 ; Output enable ; no ; -- ; -- ;
; PHI0 ; PIN_41 ; 16 ; Clock ; yes ; Global Clock ; GCLK2 ;
; PS[0] ; LC_X6_Y1_N1 ; 52 ; Clock enable, Sync. clear, Sync. load ; no ; -- ; -- ;
; PS[2] ; LC_X2_Y1_N2 ; 27 ; Sync. clear, Sync. load ; no ; -- ; -- ;
; SDOE ; LC_X5_Y1_N4 ; 8 ; Output enable ; no ; -- ; -- ;
; SetFWLoaded ; LC_X4_Y2_N8 ; 2 ; Clock enable ; no ; -- ; -- ;
; always9~2 ; LC_X7_Y3_N6 ; 8 ; Sync. load ; no ; -- ; -- ;
; always9~3 ; LC_X7_Y3_N7 ; 9 ; Sync. load ; no ; -- ; -- ;
; always9~4 ; LC_X6_Y3_N9 ; 9 ; Sync. load ; no ; -- ; -- ;
; comb~2 ; LC_X4_Y1_N8 ; 9 ; Output enable ; no ; -- ; -- ;
; nRESr ; LC_X3_Y1_N7 ; 30 ; Async. clear, Sync. clear ; yes ; Global Clock ; GCLK1 ;
; PS[0] ; LC_X2_Y2_N9 ; 52 ; Clock enable, Sync. clear, Sync. load ; no ; -- ; -- ;
; PS[2] ; LC_X2_Y2_N0 ; 27 ; Sync. clear, Sync. load ; no ; -- ; -- ;
; RDOE ; LC_X7_Y1_N6 ; 8 ; Output enable ; no ; -- ; -- ;
; SDOE ; LC_X6_Y2_N9 ; 8 ; Output enable ; no ; -- ; -- ;
; SetFWLoaded ; LC_X7_Y1_N5 ; 2 ; Clock enable ; no ; -- ; -- ;
; always10~3 ; LC_X2_Y3_N2 ; 8 ; Sync. load ; no ; -- ; -- ;
; always10~4 ; LC_X3_Y3_N4 ; 9 ; Sync. load ; no ; -- ; -- ;
; always10~5 ; LC_X2_Y3_N5 ; 9 ; Sync. load ; no ; -- ; -- ;
; nRESr ; LC_X6_Y1_N8 ; 30 ; Async. clear, Sync. clear ; yes ; Global Clock ; GCLK1 ;
+-------------+-------------+---------+---------------------------------------+--------+----------------------+------------------+
@@ -569,9 +560,9 @@ Note: For table entries with two numbers listed, the numbers in parentheses indi
+-------+-------------+---------+----------------------+------------------+
; Name ; Location ; Fan-Out ; Global Resource Used ; Global Line Name ;
+-------+-------------+---------+----------------------+------------------+
; C25M ; PIN_64 ; 110 ; Global Clock ; GCLK3 ;
; C25M ; PIN_64 ; 108 ; Global Clock ; GCLK3 ;
; PHI0 ; PIN_41 ; 16 ; Global Clock ; GCLK2 ;
; nRESr ; LC_X3_Y1_N7 ; 30 ; Global Clock ; GCLK1 ;
; nRESr ; LC_X6_Y1_N8 ; 30 ; Global Clock ; GCLK1 ;
+-------+-------------+---------+----------------------+------------------+
@@ -580,52 +571,52 @@ Note: For table entries with two numbers listed, the numbers in parentheses indi
+-----------------------+--------------------+
; Routing Resource Type ; Usage ;
+-----------------------+--------------------+
; C4s ; 211 / 784 ( 27 % ) ;
; Direct links ; 50 / 888 ( 6 % ) ;
; C4s ; 252 / 784 ( 32 % ) ;
; Direct links ; 56 / 888 ( 6 % ) ;
; Global clocks ; 3 / 4 ( 75 % ) ;
; LAB clocks ; 13 / 32 ( 41 % ) ;
; LUT chains ; 8 / 216 ( 4 % ) ;
; Local interconnects ; 379 / 888 ( 43 % ) ;
; R4s ; 199 / 704 ( 28 % ) ;
; LUT chains ; 24 / 216 ( 11 % ) ;
; Local interconnects ; 452 / 888 ( 51 % ) ;
; R4s ; 280 / 704 ( 40 % ) ;
+-----------------------+--------------------+
+---------------------------------------------------------------------------+
; LAB Logic Elements ;
+--------------------------------------------+------------------------------+
; Number of Logic Elements (Average = 9.71) ; Number of LABs (Total = 24) ;
; Number of Logic Elements (Average = 9.79) ; Number of LABs (Total = 24) ;
+--------------------------------------------+------------------------------+
; 1 ; 0 ;
; 2 ; 0 ;
; 3 ; 0 ;
; 4 ; 0 ;
; 5 ; 0 ;
; 6 ; 0 ;
; 7 ; 1 ;
; 8 ; 1 ;
; 9 ; 2 ;
; 10 ; 20 ;
; 6 ; 1 ;
; 7 ; 0 ;
; 8 ; 0 ;
; 9 ; 1 ;
; 10 ; 22 ;
+--------------------------------------------+------------------------------+
+-------------------------------------------------------------------+
; LAB-wide Signals ;
+------------------------------------+------------------------------+
; LAB-wide Signals (Average = 1.71) ; Number of LABs (Total = 24) ;
; LAB-wide Signals (Average = 1.83) ; Number of LABs (Total = 24) ;
+------------------------------------+------------------------------+
; 1 Async. clear ; 5 ;
; 1 Clock ; 21 ;
; 1 Clock enable ; 5 ;
; 1 Sync. clear ; 4 ;
; 1 Sync. load ; 3 ;
; 2 Clocks ; 3 ;
; 1 Async. clear ; 4 ;
; 1 Clock ; 18 ;
; 1 Clock enable ; 6 ;
; 1 Sync. clear ; 6 ;
; 1 Sync. load ; 4 ;
; 2 Clocks ; 6 ;
+------------------------------------+------------------------------+
+-----------------------------------------------------------------------------+
; LAB Signals Sourced ;
+----------------------------------------------+------------------------------+
; Number of Signals Sourced (Average = 10.50) ; Number of LABs (Total = 24) ;
; Number of Signals Sourced (Average = 10.54) ; Number of LABs (Total = 24) ;
+----------------------------------------------+------------------------------+
; 0 ; 0 ;
; 1 ; 0 ;
@@ -634,69 +625,69 @@ Note: For table entries with two numbers listed, the numbers in parentheses indi
; 4 ; 0 ;
; 5 ; 0 ;
; 6 ; 0 ;
; 7 ; 1 ;
; 8 ; 1 ;
; 9 ; 1 ;
; 10 ; 15 ;
; 11 ; 0 ;
; 12 ; 3 ;
; 13 ; 1 ;
; 14 ; 1 ;
; 15 ; 1 ;
; 7 ; 0 ;
; 8 ; 0 ;
; 9 ; 2 ;
; 10 ; 17 ;
; 11 ; 1 ;
; 12 ; 1 ;
; 13 ; 0 ;
; 14 ; 3 ;
+----------------------------------------------+------------------------------+
+--------------------------------------------------------------------------------+
; LAB Signals Sourced Out ;
+-------------------------------------------------+------------------------------+
; Number of Signals Sourced Out (Average = 7.42) ; Number of LABs (Total = 24) ;
; Number of Signals Sourced Out (Average = 7.75) ; Number of LABs (Total = 24) ;
+-------------------------------------------------+------------------------------+
; 0 ; 0 ;
; 1 ; 0 ;
; 2 ; 0 ;
; 3 ; 1 ;
; 4 ; 2 ;
; 5 ; 4 ;
; 6 ; 4 ;
; 3 ; 2 ;
; 4 ; 1 ;
; 5 ; 3 ;
; 6 ; 3 ;
; 7 ; 2 ;
; 8 ; 2 ;
; 9 ; 1 ;
; 10 ; 6 ;
; 11 ; 0 ;
; 12 ; 2 ;
; 9 ; 3 ;
; 10 ; 5 ;
; 11 ; 1 ;
; 12 ; 1 ;
; 13 ; 1 ;
+-------------------------------------------------+------------------------------+
+-----------------------------------------------------------------------------+
; LAB Distinct Inputs ;
+----------------------------------------------+------------------------------+
; Number of Distinct Inputs (Average = 14.13) ; Number of LABs (Total = 24) ;
; Number of Distinct Inputs (Average = 16.38) ; Number of LABs (Total = 24) ;
+----------------------------------------------+------------------------------+
; 0 ; 0 ;
; 1 ; 0 ;
; 2 ; 0 ;
; 3 ; 0 ;
; 4 ; 0 ;
; 5 ; 2 ;
; 6 ; 2 ;
; 5 ; 1 ;
; 6 ; 1 ;
; 7 ; 0 ;
; 8 ; 1 ;
; 9 ; 1 ;
; 10 ; 2 ;
; 11 ; 1 ;
; 12 ; 0 ;
; 13 ; 0 ;
; 14 ; 4 ;
; 15 ; 3 ;
; 16 ; 1 ;
; 10 ; 0 ;
; 11 ; 0 ;
; 12 ; 2 ;
; 13 ; 3 ;
; 14 ; 1 ;
; 15 ; 1 ;
; 16 ; 2 ;
; 17 ; 1 ;
; 18 ; 1 ;
; 19 ; 0 ;
; 20 ; 1 ;
; 21 ; 0 ;
; 22 ; 1 ;
; 23 ; 0 ;
; 24 ; 1 ;
; 20 ; 0 ;
; 21 ; 1 ;
; 22 ; 4 ;
; 23 ; 2 ;
; 24 ; 0 ;
; 25 ; 1 ;
; 26 ; 1 ;
+----------------------------------------------+------------------------------+
@@ -719,12 +710,12 @@ Note: For table entries with two numbers listed, the numbers in parentheses indi
+-----------------+
; Fitter Messages ;
+-----------------+
Warning (18236): Number of processors has not been specified which may cause overloading on shared machines. Set the global assignment NUM_PARALLEL_PROCESSORS in your QSF to an appropriate value for best performance.
Info (20030): Parallel compilation is enabled and will use 4 of the 4 processors detected
Info (16303): Aggressive Area optimization mode selected -- logic area will be prioritized at the potential cost of reduced timing performance
Info (20032): Parallel compilation is enabled and will use up to 4 processors
Info (119006): Selected device EPM240T100C5 for design "GR8RAM"
Info (21077): Low junction temperature is 0 degrees C
Info (21077): High junction temperature is 85 degrees C
Info (171003): Fitter is performing an Auto Fit compilation, which may decrease Fitter effort to reduce compilation time
Info (171004): Fitter is performing a Standard Fit compilation using maximum Fitter effort to optimize design performance
Warning (292013): Feature LogicLock is only available with a valid subscription license. You can purchase a software subscription to gain full access to this feature.
Info (176444): Device migration not selected. If you intend to use device migration later, you may need to change the pin assignments as they may be incompatible with other devices
Info (176445): Device EPM240T100I5 is compatible
@@ -732,7 +723,6 @@ Info (176444): Device migration not selected. If you intend to use device migrat
Info (176445): Device EPM570T100C5 is compatible
Info (176445): Device EPM570T100I5 is compatible
Info (176445): Device EPM570T100A5 is compatible
Critical Warning (169085): No exact pin location assignment(s) for 1 pins of 80 total pins. For the list of pins please refer to the I/O Assignment Warnings table in the fitter report.
Info (332104): Reading SDC File: 'GR8RAM.sdc'
Info (332129): Detected timing requirements -- optimizing circuit to achieve only the specified requirements
Info (332111): Found 2 clocks
@@ -741,53 +731,44 @@ Info (332111): Found 2 clocks
Info (332111): 40.000 C25M
Info (332111): 978.000 PHI0
Info (186079): Completed User Assigned Global Signals Promotion Operation
Info (186215): Automatically promoted signal "C25M" to use Global clock in PIN 64 File: //Mac/Home/Repos/GR8RAM/cpld/GR8RAM.v Line: 9
Info (186216): Automatically promoted some destinations of signal "PHI0" to use Global clock File: //Mac/Home/Repos/GR8RAM/cpld/GR8RAM.v Line: 9
Info (186217): Destination "comb~0" may be non-global or may not use global clock
Info (186217): Destination "PHI0r1" may be non-global or may not use global clock File: //Mac/Home/Repos/GR8RAM/cpld/GR8RAM.v Line: 10
Info (186228): Pin "PHI0" drives global clock, but is not placed in a dedicated clock pin position File: //Mac/Home/Repos/GR8RAM/cpld/GR8RAM.v Line: 9
Info (186216): Automatically promoted some destinations of signal "nRESr" to use Global clock File: //Mac/Home/Repos/GR8RAM/cpld/GR8RAM.v Line: 16
Info (186217): Destination "IOROMEN" may be non-global or may not use global clock File: //Mac/Home/Repos/GR8RAM/cpld/GR8RAM.v Line: 94
Info (186215): Automatically promoted signal "C25M" to use Global clock in PIN 64 File: //Mac/iCloud/Repos/GR8RAM/CPLD/GR8RAM.v Line: 9
Info (186216): Automatically promoted some destinations of signal "PHI0" to use Global clock File: //Mac/iCloud/Repos/GR8RAM/CPLD/GR8RAM.v Line: 9
Info (186217): Destination "PHI0r[1]" may be non-global or may not use global clock File: //Mac/iCloud/Repos/GR8RAM/CPLD/GR8RAM.v Line: 11
Info (186217): Destination "RDOE" may be non-global or may not use global clock File: //Mac/iCloud/Repos/GR8RAM/CPLD/GR8RAM.v Line: 104
Info (186228): Pin "PHI0" drives global clock, but is not placed in a dedicated clock pin position File: //Mac/iCloud/Repos/GR8RAM/CPLD/GR8RAM.v Line: 9
Info (186216): Automatically promoted some destinations of signal "nRESr" to use Global clock File: //Mac/iCloud/Repos/GR8RAM/CPLD/GR8RAM.v Line: 16
Info (186217): Destination "IOROMEN" may be non-global or may not use global clock File: //Mac/iCloud/Repos/GR8RAM/CPLD/GR8RAM.v Line: 90
Info (186217): Destination "REGEN" may be non-global or may not use global clock File: //Mac/iCloud/Repos/GR8RAM/CPLD/GR8RAM.v Line: 91
Info (186079): Completed Auto Global Promotion Operation
Info (176234): Starting register packing
Info (186468): Started processing fast register assignments
Info (186469): Finished processing fast register assignments
Info (176235): Finished register packing
Info (176214): Statistics of I/O pins that need to be placed that use the same VCCIO and VREF, before I/O pin placement
Info (176211): Number of I/O pins in group: 1 (unused VREF, 3.3V VCCIO, 1 input, 0 output, 0 bidirectional)
Info (176212): I/O standards used: 3.3-V LVTTL.
Info (176215): I/O bank details before I/O pin placement
Info (176214): Statistics of I/O banks
Info (176213): I/O bank number 1 does not use VREF pins and has 3.3V VCCIO pins. 38 total pin(s) used -- 0 pins available
Info (176213): I/O bank number 2 does not use VREF pins and has 3.3V VCCIO pins. 41 total pin(s) used -- 1 pins available
Info (171121): Fitter preparation operations ending: elapsed time is 00:00:00
Info (14896): Fitter has disabled Advanced Physical Optimization because it is not supported for the current family.
Info (170189): Fitter placement preparation operations beginning
Info (170190): Fitter placement preparation operations ending: elapsed time is 00:00:00
Info (170191): Fitter placement operations beginning
Info (170137): Fitter placement was successful
Info (170192): Fitter placement operations ending: elapsed time is 00:00:00
Info (170192): Fitter placement operations ending: elapsed time is 00:00:01
Info (170193): Fitter routing operations beginning
Info (170195): Router estimated average interconnect usage is 30% of the available device resources
Info (170196): Router estimated peak interconnect usage is 30% of the available device resources in the region that extends from location X0_Y0 to location X8_Y5
Info (170199): The Fitter performed an Auto Fit compilation. Optimizations were skipped to reduce compilation time.
Info (170201): Optimizations that may affect the design's routability were skipped
Info (170200): Optimizations that may affect the design's timing were skipped
Info (170194): Fitter routing operations ending: elapsed time is 00:00:00
Info (11888): Total time spent on timing analysis during the Fitter is 0.16 seconds.
Info (170195): Router estimated average interconnect usage is 35% of the available device resources
Info (170196): Router estimated peak interconnect usage is 35% of the available device resources in the region that extends from location X0_Y0 to location X8_Y5
Info (170194): Fitter routing operations ending: elapsed time is 00:00:01
Info (11888): Total time spent on timing analysis during the Fitter is 0.31 seconds.
Info (11218): Fitter post-fit operations ending: elapsed time is 00:00:00
Warning (169174): The Reserve All Unused Pins setting has not been specified, and will default to 'As output driving ground'.
Info (144001): Generated suppressed messages file /Repos/GR8RAM/cpld/output_files/GR8RAM.fit.smsg
Info: Quartus Prime Fitter was successful. 0 errors, 4 warnings
Info: Peak virtual memory: 13772 megabytes
Info: Processing ended: Fri Feb 16 20:53:58 2024
Info: Elapsed time: 00:00:02
Info: Total CPU time (on all processors): 00:00:03
Info (144001): Generated suppressed messages file /Repos/GR8RAM/CPLD/output_files/GR8RAM.fit.smsg
Info: Quartus Prime Fitter was successful. 0 errors, 2 warnings
Info: Peak virtual memory: 13776 megabytes
Info: Processing ended: Tue May 14 02:45:40 2024
Info: Elapsed time: 00:00:03
Info: Total CPU time (on all processors): 00:00:04
+----------------------------+
; Fitter Suppressed Messages ;
+----------------------------+
The suppressed messages can be found in /Repos/GR8RAM/cpld/output_files/GR8RAM.fit.smsg.
The suppressed messages can be found in /Repos/GR8RAM/CPLD/output_files/GR8RAM.fit.smsg.

4
cpld/output_files/GR8RAM.fit.summary
View File

@@ -1,11 +1,11 @@
Fitter Status : Successful - Fri Feb 16 20:53:58 2024
Fitter Status : Successful - Tue May 14 02:45:40 2024
Quartus Prime Version : 19.1.0 Build 670 09/22/2019 SJ Lite Edition
Revision Name : GR8RAM
Top-level Entity Name : GR8RAM
Family : MAX II
Device : EPM240T100C5
Timing Models : Final
Total logic elements : 233 / 240 ( 97 % )
Total logic elements : 235 / 240 ( 98 % )
Total pins : 80 / 80 ( 100 % )
Total virtual pins : 0
UFM blocks : 0 / 1 ( 0 % )

25
cpld/output_files/GR8RAM.flow.rpt
View File

@@ -1,5 +1,5 @@
Flow report for GR8RAM
Fri Feb 16 20:54:03 2024
Tue May 14 02:45:46 2024
Quartus Prime Version 19.1.0 Build 670 09/22/2019 SJ Lite Edition
@@ -41,14 +41,14 @@ https://fpgasoftware.intel.com/eula.
+---------------------------------------------------------------------+
; Flow Summary ;
+-----------------------+---------------------------------------------+
; Flow Status ; Successful - Fri Feb 16 20:54:00 2024 ;
; Flow Status ; Successful - Tue May 14 02:45:43 2024 ;
; Quartus Prime Version ; 19.1.0 Build 670 09/22/2019 SJ Lite Edition ;
; Revision Name ; GR8RAM ;
; Top-level Entity Name ; GR8RAM ;
; Family ; MAX II ;
; Device ; EPM240T100C5 ;
; Timing Models ; Final ;
; Total logic elements ; 233 / 240 ( 97 % ) ;
; Total logic elements ; 235 / 240 ( 98 % ) ;
; Total pins ; 80 / 80 ( 100 % ) ;
; Total virtual pins ; 0 ;
; UFM blocks ; 0 / 1 ( 0 % ) ;
@@ -60,7 +60,7 @@ https://fpgasoftware.intel.com/eula.
+-------------------+---------------------+
; Option ; Setting ;
+-------------------+---------------------+
; Start date & time ; 02/16/2024 20:53:35 ;
; Start date & time ; 05/14/2024 02:45:12 ;
; Main task ; Compilation ;
; Revision Name ; GR8RAM ;
+-------------------+---------------------+
@@ -71,12 +71,17 @@ https://fpgasoftware.intel.com/eula.
+---------------------------------------+----------------------------------------+---------------+-------------+------------+
; Assignment Name ; Value ; Default Value ; Entity Name ; Section Id ;
+---------------------------------------+----------------------------------------+---------------+-------------+------------+
; COMPILER_SIGNATURE_ID ; 121380219419.170813481504184 ; -- ; -- ; -- ;
; ALM_REGISTER_PACKING_EFFORT ; High ; Medium ; -- ; -- ;
; COMPILER_SIGNATURE_ID ; 121380219419.171566911200836 ; -- ; -- ; -- ;
; FITTER_EFFORT ; Standard Fit ; Auto Fit ; -- ; -- ;
; IOBANK_VCCIO ; -- (Not supported for targeted family) ; -- ; -- ; 1 ;
; IOBANK_VCCIO ; -- (Not supported for targeted family) ; -- ; -- ; 2 ;
; MAX_CORE_JUNCTION_TEMP ; 85 ; -- ; -- ; -- ;
; MIN_CORE_JUNCTION_TEMP ; 0 ; -- ; -- ; -- ;
; NUM_PARALLEL_PROCESSORS ; 4 ; -- ; -- ; -- ;
; OPTIMIZATION_MODE ; Aggressive Area ; Balanced ; -- ; -- ;
; POWER_EXT_SUPPLY_VOLTAGE_TO_REGULATOR ; 3.3V ; -- ; -- ; -- ;
; POWER_PRESET_COOLING_SOLUTION ; No Heat Sink With Still Air ; -- ; -- ; -- ;
; PROJECT_OUTPUT_DIRECTORY ; output_files ; -- ; -- ; -- ;
+---------------------------------------+----------------------------------------+---------------+-------------+------------+
@@ -86,11 +91,11 @@ https://fpgasoftware.intel.com/eula.
+----------------------+--------------+-------------------------+---------------------+------------------------------------+
; Module Name ; Elapsed Time ; Average Processors Used ; Peak Virtual Memory ; Total CPU Time (on all processors) ;
+----------------------+--------------+-------------------------+---------------------+------------------------------------+
; Analysis & Synthesis ; 00:00:20 ; 1.0 ; 13135 MB ; 00:00:43 ;
; Fitter ; 00:00:02 ; 1.0 ; 13772 MB ; 00:00:03 ;
; Assembler ; 00:00:01 ; 1.0 ; 13093 MB ; 00:00:01 ;
; Timing Analyzer ; 00:00:02 ; 1.0 ; 13090 MB ; 00:00:01 ;
; Total ; 00:00:25 ; -- ; -- ; 00:00:48 ;
; Analysis & Synthesis ; 00:00:23 ; 1.0 ; 13137 MB ; 00:00:49 ;
; Fitter ; 00:00:03 ; 1.0 ; 13776 MB ; 00:00:04 ;
; Assembler ; 00:00:01 ; 1.0 ; 13096 MB ; 00:00:01 ;
; Timing Analyzer ; 00:00:02 ; 1.0 ; 13095 MB ; 00:00:01 ;
; Total ; 00:00:29 ; -- ; -- ; 00:00:55 ;
+----------------------+--------------+-------------------------+---------------------+------------------------------------+

2
cpld/output_files/GR8RAM.jdi
View File

@@ -1,6 +1,6 @@
<sld_project_info>
<project>
<hash md5_digest_80b="1794c049bdbd51a27b8f"/>
<hash md5_digest_80b="39dfb56692188ac3d8b2"/>
</project>
<file_info>
<file device="EPM240T100C5" path="GR8RAM.sof" usercode="0xFFFFFFFF"/>

114
cpld/output_files/GR8RAM.map.rpt
View File

@@ -1,5 +1,5 @@
Analysis & Synthesis report for GR8RAM
Fri Feb 16 20:53:55 2024
Tue May 14 02:45:35 2024
Quartus Prime Version 19.1.0 Build 670 09/22/2019 SJ Lite Edition
@@ -46,12 +46,12 @@ https://fpgasoftware.intel.com/eula.
+---------------------------------------------------------------------------+
; Analysis & Synthesis Summary ;
+-----------------------------+---------------------------------------------+
; Analysis & Synthesis Status ; Successful - Fri Feb 16 20:53:55 2024 ;
; Analysis & Synthesis Status ; Successful - Tue May 14 02:45:35 2024 ;
; Quartus Prime Version ; 19.1.0 Build 670 09/22/2019 SJ Lite Edition ;
; Revision Name ; GR8RAM ;
; Top-level Entity Name ; GR8RAM ;
; Family ; MAX II ;
; Total logic elements ; 253 ;
; Total logic elements ; 254 ;
; Total pins ; 80 ;
; Total virtual pins ; 0 ;
; UFM blocks ; 0 / 1 ( 0 % ) ;
@@ -66,6 +66,7 @@ https://fpgasoftware.intel.com/eula.
; Device ; EPM240T100C5 ; ;
; Top-level entity name ; GR8RAM ; GR8RAM ;
; Family name ; MAX II ; Cyclone V ;
; Maximum processors allowed for parallel compilation ; 4 ; ;
; Use smart compilation ; Off ; Off ;
; Enable parallel Assembler and Timing Analyzer during compilation ; On ; On ;
; Enable compact report table ; Off ; Off ;
@@ -145,13 +146,13 @@ https://fpgasoftware.intel.com/eula.
+----------------------------+-------------+
+-------------------------------------------------------------------------------------------------------------------------------+
; Analysis & Synthesis Source Files Read ;
+----------------------------------+-----------------+------------------------+---------------------------------------+---------+
; File Name with User-Entered Path ; Used in Netlist ; File Type ; File Name with Absolute Path ; Library ;
+----------------------------------+-----------------+------------------------+---------------------------------------+---------+
; GR8RAM.v ; yes ; User Verilog HDL File ; //Mac/Home/Repos/GR8RAM/cpld/GR8RAM.v ; ;
+----------------------------------+-----------------+------------------------+---------------------------------------+---------+
+---------------------------------------------------------------------------------------------------------------------------------+
; Analysis & Synthesis Source Files Read ;
+----------------------------------+-----------------+------------------------+-----------------------------------------+---------+
; File Name with User-Entered Path ; Used in Netlist ; File Type ; File Name with Absolute Path ; Library ;
+----------------------------------+-----------------+------------------------+-----------------------------------------+---------+
; GR8RAM.v ; yes ; User Verilog HDL File ; //Mac/iCloud/Repos/GR8RAM/CPLD/GR8RAM.v ; ;
+----------------------------------+-----------------+------------------------+-----------------------------------------+---------+
+-----------------------------------------------------+
@@ -159,33 +160,33 @@ https://fpgasoftware.intel.com/eula.
+---------------------------------------------+-------+
; Resource ; Usage ;
+---------------------------------------------+-------+
; Total logic elements ; 253 ;
; -- Combinational with no register ; 129 ;
; -- Register only ; 26 ;
; -- Combinational with a register ; 98 ;
; Total logic elements ; 254 ;
; -- Combinational with no register ; 132 ;
; -- Register only ; 23 ;
; -- Combinational with a register ; 99 ;
; ; ;
; Logic element usage by number of LUT inputs ; ;
; -- 4 input functions ; 124 ;
; -- 3 input functions ; 30 ;
; -- 2 input functions ; 71 ;
; -- 4 input functions ; 126 ;
; -- 3 input functions ; 36 ;
; -- 2 input functions ; 67 ;
; -- 1 input functions ; 0 ;
; -- 0 input functions ; 2 ;
; ; ;
; Logic elements by mode ; ;
; -- normal mode ; 220 ;
; -- normal mode ; 221 ;
; -- arithmetic mode ; 33 ;
; -- qfbk mode ; 0 ;
; -- register cascade mode ; 0 ;
; -- synchronous clear/load mode ; 45 ;
; -- asynchronous clear/load mode ; 29 ;
; -- synchronous clear/load mode ; 46 ;
; -- asynchronous clear/load mode ; 28 ;
; ; ;
; Total registers ; 124 ;
; Total registers ; 122 ;
; Total logic cells in carry chains ; 37 ;
; I/O pins ; 80 ;
; Maximum fan-out node ; C25M ;
; Maximum fan-out ; 110 ;
; Total fan-out ; 1076 ;
; Average fan-out ; 3.23 ;
; Maximum fan-out ; 108 ;
; Total fan-out ; 1089 ;
; Average fan-out ; 3.26 ;
+---------------------------------------------+-------+
@@ -194,7 +195,7 @@ https://fpgasoftware.intel.com/eula.
+----------------------------+-------------+--------------+------------+------+--------------+--------------+-------------------+------------------+-----------------+------------+---------------------+-------------+--------------+
; Compilation Hierarchy Node ; Logic Cells ; LC Registers ; UFM Blocks ; Pins ; Virtual Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Carry Chain LCs ; Packed LCs ; Full Hierarchy Name ; Entity Name ; Library Name ;
+----------------------------+-------------+--------------+------------+------+--------------+--------------+-------------------+------------------+-----------------+------------+---------------------+-------------+--------------+
; |GR8RAM ; 253 (253) ; 124 ; 0 ; 80 ; 0 ; 129 (129) ; 26 (26) ; 98 (98) ; 37 (37) ; 0 (0) ; |GR8RAM ; GR8RAM ; work ;
; |GR8RAM ; 254 (254) ; 122 ; 0 ; 80 ; 0 ; 132 (132) ; 23 (23) ; 99 (99) ; 37 (37) ; 0 (0) ; |GR8RAM ; GR8RAM ; work ;
+----------------------------+-------------+--------------+------------+------+--------------+--------------+-------------------+------------------+-----------------+------------+---------------------+-------------+--------------+
Note: For table entries with two numbers listed, the numbers in parentheses indicate the number of resources of the given type used by the specific entity alone. The numbers listed outside of parentheses indicate the total resources of the given type used by the specific entity and all of its sub-entities in the hierarchy.
@@ -231,10 +232,10 @@ Encoding Type: One-Hot
+----------------------------------------------+-------+
; Statistic ; Value ;
+----------------------------------------------+-------+
; Total registers ; 124 ;
; Number of registers using Synchronous Clear ; 12 ;
; Total registers ; 122 ;
; Number of registers using Synchronous Clear ; 13 ;
; Number of registers using Synchronous Load ; 33 ;
; Number of registers using Asynchronous Clear ; 29 ;
; Number of registers using Asynchronous Clear ; 28 ;
; Number of registers using Asynchronous Load ; 0 ;
; Number of registers using Clock Enable ; 29 ;
; Number of registers using Preset ; 0 ;
@@ -262,13 +263,13 @@ Encoding Type: One-Hot
+--------------------+-----------+---------------+----------------------+------------------------+------------+----------------------------+
; Multiplexer Inputs ; Bus Width ; Baseline Area ; Area if Restructured ; Saving if Restructured ; Registered ; Example Multiplexer Output ;
+--------------------+-----------+---------------+----------------------+------------------------+------------+----------------------------+
; 3:1 ; 4 bits ; 8 LEs ; 8 LEs ; 0 LEs ; Yes ; |GR8RAM|PS[2] ;
; 5:1 ; 2 bits ; 6 LEs ; 2 LEs ; 4 LEs ; Yes ; |GR8RAM|SA[11]~reg0 ;
; 20:1 ; 6 bits ; 78 LEs ; 24 LEs ; 54 LEs ; Yes ; |GR8RAM|SA[3]~reg0 ;
; 20:1 ; 3 bits ; 39 LEs ; 18 LEs ; 21 LEs ; Yes ; |GR8RAM|SA[1]~reg0 ;
; 3:1 ; 4 bits ; 8 LEs ; 8 LEs ; 0 LEs ; Yes ; |GR8RAM|PS[0] ;
; 5:1 ; 2 bits ; 6 LEs ; 2 LEs ; 4 LEs ; Yes ; |GR8RAM|SA[12]~reg0 ;
; 20:1 ; 6 bits ; 78 LEs ; 24 LEs ; 54 LEs ; Yes ; |GR8RAM|SA[6]~reg0 ;
; 20:1 ; 3 bits ; 39 LEs ; 18 LEs ; 21 LEs ; Yes ; |GR8RAM|SA[2]~reg0 ;
; 3:1 ; 8 bits ; 16 LEs ; 16 LEs ; 0 LEs ; Yes ; |GR8RAM|WRD[7] ;
; 4:1 ; 4 bits ; 8 LEs ; 8 LEs ; 0 LEs ; Yes ; |GR8RAM|RDD[1] ;
; 5:1 ; 4 bits ; 12 LEs ; 8 LEs ; 4 LEs ; Yes ; |GR8RAM|RDD[4] ;
; 9:1 ; 4 bits ; 24 LEs ; 20 LEs ; 4 LEs ; Yes ; |GR8RAM|RDD[1] ;
; 10:1 ; 4 bits ; 24 LEs ; 20 LEs ; 4 LEs ; Yes ; |GR8RAM|RDD[4] ;
; 18:1 ; 2 bits ; 24 LEs ; 8 LEs ; 16 LEs ; Yes ; |GR8RAM|DQMH~reg0 ;
; 7:1 ; 5 bits ; 20 LEs ; 20 LEs ; 0 LEs ; No ; |GR8RAM|IS ;
+--------------------+-----------+---------------+----------------------+------------------------+------------+----------------------------+
@@ -280,43 +281,38 @@ Encoding Type: One-Hot
Info: *******************************************************************
Info: Running Quartus Prime Analysis & Synthesis
Info: Version 19.1.0 Build 670 09/22/2019 SJ Lite Edition
Info: Processing started: Fri Feb 16 20:53:35 2024
Info: Processing started: Tue May 14 02:45:12 2024
Info: Command: quartus_map --read_settings_files=on --write_settings_files=off GR8RAM -c GR8RAM
Warning (18236): Number of processors has not been specified which may cause overloading on shared machines. Set the global assignment NUM_PARALLEL_PROCESSORS in your QSF to an appropriate value for best performance.
Info (20030): Parallel compilation is enabled and will use 4 of the 4 processors detected
Info (16303): Aggressive Area optimization mode selected -- logic area will be prioritized at the potential cost of reduced timing performance
Info (20032): Parallel compilation is enabled and will use up to 4 processors
Info (12021): Found 1 design units, including 1 entities, in source file gr8ram.v
Info (12023): Found entity 1: GR8RAM File: //Mac/Home/Repos/GR8RAM/cpld/GR8RAM.v Line: 1
Info (12023): Found entity 1: GR8RAM File: //Mac/iCloud/Repos/GR8RAM/CPLD/GR8RAM.v Line: 1
Info (12127): Elaborating entity "GR8RAM" for the top level hierarchy
Warning (10230): Verilog HDL assignment warning at GR8RAM.v(42): truncated value with size 32 to match size of target (4) File: //Mac/Home/Repos/GR8RAM/cpld/GR8RAM.v Line: 42
Warning (10230): Verilog HDL assignment warning at GR8RAM.v(47): truncated value with size 32 to match size of target (14) File: //Mac/Home/Repos/GR8RAM/cpld/GR8RAM.v Line: 47
Warning (10230): Verilog HDL assignment warning at GR8RAM.v(134): truncated value with size 32 to match size of target (8) File: //Mac/Home/Repos/GR8RAM/cpld/GR8RAM.v Line: 134
Warning (10230): Verilog HDL assignment warning at GR8RAM.v(142): truncated value with size 32 to match size of target (8) File: //Mac/Home/Repos/GR8RAM/cpld/GR8RAM.v Line: 142
Warning (10230): Verilog HDL assignment warning at GR8RAM.v(149): truncated value with size 32 to match size of target (8) File: //Mac/Home/Repos/GR8RAM/cpld/GR8RAM.v Line: 149
Warning (13024): Output pins are stuck at VCC or GND
Warning (13410): Pin "nNMIout" is stuck at VCC File: //Mac/Home/Repos/GR8RAM/cpld/GR8RAM.v Line: 563
Warning (13410): Pin "nIRQout" is stuck at VCC File: //Mac/Home/Repos/GR8RAM/cpld/GR8RAM.v Line: 566
Warning (13410): Pin "nRDYout" is stuck at VCC File: //Mac/Home/Repos/GR8RAM/cpld/GR8RAM.v Line: 565
Warning (13410): Pin "nINHout" is stuck at VCC File: //Mac/Home/Repos/GR8RAM/cpld/GR8RAM.v Line: 564
Warning (13410): Pin "RWout" is stuck at VCC File: //Mac/Home/Repos/GR8RAM/cpld/GR8RAM.v Line: 567
Warning (13410): Pin "nDMAout" is stuck at VCC File: //Mac/Home/Repos/GR8RAM/cpld/GR8RAM.v Line: 562
Warning (13410): Pin "RAdir" is stuck at VCC File: //Mac/Home/Repos/GR8RAM/cpld/GR8RAM.v Line: 561
Warning (13410): Pin "nNMIout" is stuck at VCC File: //Mac/iCloud/Repos/GR8RAM/CPLD/GR8RAM.v Line: 564
Warning (13410): Pin "nIRQout" is stuck at VCC File: //Mac/iCloud/Repos/GR8RAM/CPLD/GR8RAM.v Line: 567
Warning (13410): Pin "nRDYout" is stuck at VCC File: //Mac/iCloud/Repos/GR8RAM/CPLD/GR8RAM.v Line: 566
Warning (13410): Pin "nINHout" is stuck at VCC File: //Mac/iCloud/Repos/GR8RAM/CPLD/GR8RAM.v Line: 565
Warning (13410): Pin "RWout" is stuck at VCC File: //Mac/iCloud/Repos/GR8RAM/CPLD/GR8RAM.v Line: 568
Warning (13410): Pin "nDMAout" is stuck at VCC File: //Mac/iCloud/Repos/GR8RAM/CPLD/GR8RAM.v Line: 563
Warning (13410): Pin "RAdir" is stuck at VCC File: //Mac/iCloud/Repos/GR8RAM/CPLD/GR8RAM.v Line: 562
Info (17049): 3 registers lost all their fanouts during netlist optimizations.
Info (21057): Implemented 333 device resources after synthesis - the final resource count might be different
Info (21057): Implemented 334 device resources after synthesis - the final resource count might be different
Info (21058): Implemented 28 input pins
Info (21059): Implemented 35 output pins
Info (21060): Implemented 17 bidirectional pins
Info (21061): Implemented 253 logic cells
Info (144001): Generated suppressed messages file /Repos/GR8RAM/cpld/output_files/GR8RAM.map.smsg
Info: Quartus Prime Analysis & Synthesis was successful. 0 errors, 14 warnings
Info: Peak virtual memory: 13135 megabytes
Info: Processing ended: Fri Feb 16 20:53:55 2024
Info: Elapsed time: 00:00:20
Info: Total CPU time (on all processors): 00:00:43
Info (21061): Implemented 254 logic cells
Info (144001): Generated suppressed messages file /Repos/GR8RAM/CPLD/output_files/GR8RAM.map.smsg
Info: Quartus Prime Analysis & Synthesis was successful. 0 errors, 8 warnings
Info: Peak virtual memory: 13137 megabytes
Info: Processing ended: Tue May 14 02:45:35 2024
Info: Elapsed time: 00:00:23
Info: Total CPU time (on all processors): 00:00:49
+------------------------------------------+
; Analysis & Synthesis Suppressed Messages ;
+------------------------------------------+
The suppressed messages can be found in /Repos/GR8RAM/cpld/output_files/GR8RAM.map.smsg.
The suppressed messages can be found in /Repos/GR8RAM/CPLD/output_files/GR8RAM.map.smsg.

4
cpld/output_files/GR8RAM.map.smsg
View File

@@ -1,2 +1,2 @@
Warning (10273): Verilog HDL warning at GR8RAM.v(110): extended using "x" or "z" File: //Mac/Home/Repos/GR8RAM/cpld/GR8RAM.v Line: 110
Warning (10273): Verilog HDL warning at GR8RAM.v(286): extended using "x" or "z" File: //Mac/Home/Repos/GR8RAM/cpld/GR8RAM.v Line: 286
Warning (10273): Verilog HDL warning at GR8RAM.v(106): extended using "x" or "z" File: //Mac/iCloud/Repos/GR8RAM/CPLD/GR8RAM.v Line: 106
Warning (10273): Verilog HDL warning at GR8RAM.v(280): extended using "x" or "z" File: //Mac/iCloud/Repos/GR8RAM/CPLD/GR8RAM.v Line: 280

4
cpld/output_files/GR8RAM.map.summary
View File

@@ -1,9 +1,9 @@
Analysis & Synthesis Status : Successful - Fri Feb 16 20:53:55 2024
Analysis & Synthesis Status : Successful - Tue May 14 02:45:35 2024
Quartus Prime Version : 19.1.0 Build 670 09/22/2019 SJ Lite Edition
Revision Name : GR8RAM
Top-level Entity Name : GR8RAM
Family : MAX II
Total logic elements : 253
Total logic elements : 254
Total pins : 80
Total virtual pins : 0
UFM blocks : 0 / 1 ( 0 % )

2
cpld/output_files/GR8RAM.pin
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@@ -63,7 +63,7 @@ CHIP "GR8RAM" ASSIGNED TO AN: EPM240T100C5
Pin Name/Usage : Location : Dir. : I/O Standard : Voltage : I/O Bank : User Assignment
-------------------------------------------------------------------------------------------------------------
RA[4] : 1 : input : 3.3-V LVTTL : : 2 : N
RA[4] : 1 : input : 3.3-V LVTTL : : 2 : Y
RA[5] : 2 : input : 3.3-V LVTTL : : 1 : Y
RA[6] : 3 : input : 3.3-V LVTTL : : 1 : Y
RA[3] : 4 : input : 3.3-V LVTTL : : 1 : Y

BIN
cpld/output_files/GR8RAM.pof
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Binary file not shown.

535
cpld/output_files/GR8RAM.sta.rpt
View File

@@ -1,5 +1,5 @@
Timing Analyzer report for GR8RAM
Fri Feb 16 20:54:03 2024
Tue May 14 02:45:46 2024
Quartus Prime Version 19.1.0 Build 670 09/22/2019 SJ Lite Edition
@@ -93,7 +93,7 @@ https://fpgasoftware.intel.com/eula.
+---------------+--------+--------------------------+
; SDC File Path ; Status ; Read at ;
+---------------+--------+--------------------------+
; GR8RAM.sdc ; OK ; Fri Feb 16 20:54:03 2024 ;
; GR8RAM.sdc ; OK ; Tue May 14 02:45:45 2024 ;
+---------------+--------+--------------------------+
@@ -112,7 +112,7 @@ https://fpgasoftware.intel.com/eula.
+-----------+-----------------+------------+------+
; Fmax ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 51.43 MHz ; 51.43 MHz ; C25M ; ;
; 81.34 MHz ; 81.34 MHz ; C25M ; ;
+-----------+-----------------+------------+------+
This panel reports FMAX for every clock in the design, regardless of the user-specified clock periods. FMAX is only computed for paths where the source and destination registers or ports are driven by the same clock. Paths of different clocks, including generated clocks, are ignored. For paths between a clock and its inversion, FMAX is computed as if the rising and falling edges are scaled along with FMAX, such that the duty cycle (in terms of a percentage) is maintained. Altera recommends that you always use clock constraints and other slack reports for sign-off analysis.
@@ -122,7 +122,7 @@ This panel reports FMAX for every clock in the design, regardless of the user-sp
+-------+--------+---------------+
; Clock ; Slack ; End Point TNS ;
+-------+--------+---------------+
; C25M ; 10.278 ; 0.000 ;
; C25M ; 13.913 ; 0.000 ;
+-------+--------+---------------+
@@ -131,7 +131,7 @@ This panel reports FMAX for every clock in the design, regardless of the user-sp
+-------+-------+---------------+
; Clock ; Slack ; End Point TNS ;
+-------+-------+---------------+
; C25M ; 1.376 ; 0.000 ;
; C25M ; 1.379 ; 0.000 ;
+-------+-------+---------------+
@@ -140,7 +140,7 @@ This panel reports FMAX for every clock in the design, regardless of the user-sp
+-------+--------+---------------+
; Clock ; Slack ; End Point TNS ;
+-------+--------+---------------+
; C25M ; 33.311 ; 0.000 ;
; C25M ; 33.194 ; 0.000 ;
+-------+--------+---------------+
@@ -149,7 +149,7 @@ This panel reports FMAX for every clock in the design, regardless of the user-sp
+-------+-------+---------------+
; Clock ; Slack ; End Point TNS ;
+-------+-------+---------------+
; C25M ; 6.135 ; 0.000 ;
; C25M ; 6.252 ; 0.000 ;
+-------+-------+---------------+
@@ -168,106 +168,106 @@ This panel reports FMAX for every clock in the design, regardless of the user-sp
+--------+-----------+------------+--------------+-------------+--------------+------------+------------+
; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
+--------+-----------+------------+--------------+-------------+--------------+------------+------------+
; 10.278 ; REGEN ; RDD[1] ; C25M ; C25M ; 20.000 ; 0.000 ; 9.389 ;
; 10.285 ; REGEN ; RDD[2] ; C25M ; C25M ; 20.000 ; 0.000 ; 9.382 ;
; 10.289 ; REGEN ; RDD[0] ; C25M ; C25M ; 20.000 ; 0.000 ; 9.378 ;
; 10.642 ; REGEN ; RDD[7] ; C25M ; C25M ; 20.000 ; 0.000 ; 9.025 ;
; 11.085 ; REGEN ; RDD[3] ; C25M ; C25M ; 20.000 ; 0.000 ; 8.582 ;
; 11.357 ; REGEN ; RDD[4] ; C25M ; C25M ; 20.000 ; 0.000 ; 8.310 ;
; 11.401 ; REGEN ; RDD[5] ; C25M ; C25M ; 20.000 ; 0.000 ; 8.266 ;
; 11.402 ; REGEN ; RDD[6] ; C25M ; C25M ; 20.000 ; 0.000 ; 8.265 ;
; 12.395 ; PS[0] ; RDD[0] ; C25M ; C25M ; 20.000 ; 0.000 ; 7.272 ;
; 12.395 ; PS[0] ; RDD[1] ; C25M ; C25M ; 20.000 ; 0.000 ; 7.272 ;
; 12.395 ; PS[0] ; RDD[2] ; C25M ; C25M ; 20.000 ; 0.000 ; 7.272 ;
; 12.395 ; PS[0] ; RDD[3] ; C25M ; C25M ; 20.000 ; 0.000 ; 7.272 ;
; 12.440 ; PS[0] ; RDD[4] ; C25M ; C25M ; 20.000 ; 0.000 ; 7.227 ;
; 12.440 ; PS[0] ; RDD[5] ; C25M ; C25M ; 20.000 ; 0.000 ; 7.227 ;
; 12.440 ; PS[0] ; RDD[6] ; C25M ; C25M ; 20.000 ; 0.000 ; 7.227 ;
; 12.440 ; PS[0] ; RDD[7] ; C25M ; C25M ; 20.000 ; 0.000 ; 7.227 ;
; 12.450 ; PS[3] ; RDD[0] ; C25M ; C25M ; 20.000 ; 0.000 ; 7.217 ;
; 12.450 ; PS[3] ; RDD[1] ; C25M ; C25M ; 20.000 ; 0.000 ; 7.217 ;
; 12.450 ; PS[3] ; RDD[2] ; C25M ; C25M ; 20.000 ; 0.000 ; 7.217 ;
; 12.450 ; PS[3] ; RDD[3] ; C25M ; C25M ; 20.000 ; 0.000 ; 7.217 ;
; 12.495 ; PS[3] ; RDD[4] ; C25M ; C25M ; 20.000 ; 0.000 ; 7.172 ;
; 12.495 ; PS[3] ; RDD[5] ; C25M ; C25M ; 20.000 ; 0.000 ; 7.172 ;
; 12.495 ; PS[3] ; RDD[6] ; C25M ; C25M ; 20.000 ; 0.000 ; 7.172 ;
; 12.495 ; PS[3] ; RDD[7] ; C25M ; C25M ; 20.000 ; 0.000 ; 7.172 ;
; 12.804 ; PS[2] ; RDD[0] ; C25M ; C25M ; 20.000 ; 0.000 ; 6.863 ;
; 12.804 ; PS[2] ; RDD[1] ; C25M ; C25M ; 20.000 ; 0.000 ; 6.863 ;
; 12.804 ; PS[2] ; RDD[2] ; C25M ; C25M ; 20.000 ; 0.000 ; 6.863 ;
; 12.804 ; PS[2] ; RDD[3] ; C25M ; C25M ; 20.000 ; 0.000 ; 6.863 ;
; 12.849 ; PS[2] ; RDD[4] ; C25M ; C25M ; 20.000 ; 0.000 ; 6.818 ;
; 12.849 ; PS[2] ; RDD[5] ; C25M ; C25M ; 20.000 ; 0.000 ; 6.818 ;
; 12.849 ; PS[2] ; RDD[6] ; C25M ; C25M ; 20.000 ; 0.000 ; 6.818 ;
; 12.849 ; PS[2] ; RDD[7] ; C25M ; C25M ; 20.000 ; 0.000 ; 6.818 ;
; 13.331 ; Addr[12] ; RDD[4] ; C25M ; C25M ; 20.000 ; 0.000 ; 6.336 ;
; 13.753 ; PS[1] ; RDD[0] ; C25M ; C25M ; 20.000 ; 0.000 ; 5.914 ;
; 13.753 ; PS[1] ; RDD[1] ; C25M ; C25M ; 20.000 ; 0.000 ; 5.914 ;
; 13.753 ; PS[1] ; RDD[2] ; C25M ; C25M ; 20.000 ; 0.000 ; 5.914 ;
; 13.753 ; PS[1] ; RDD[3] ; C25M ; C25M ; 20.000 ; 0.000 ; 5.914 ;
; 13.798 ; PS[1] ; RDD[4] ; C25M ; C25M ; 20.000 ; 0.000 ; 5.869 ;
; 13.798 ; PS[1] ; RDD[5] ; C25M ; C25M ; 20.000 ; 0.000 ; 5.869 ;
; 13.798 ; PS[1] ; RDD[6] ; C25M ; C25M ; 20.000 ; 0.000 ; 5.869 ;
; 13.798 ; PS[1] ; RDD[7] ; C25M ; C25M ; 20.000 ; 0.000 ; 5.869 ;
; 13.971 ; Addr[11] ; RDD[3] ; C25M ; C25M ; 20.000 ; 0.000 ; 5.696 ;
; 14.103 ; Addr[7] ; RDD[7] ; C25M ; C25M ; 20.000 ; 0.000 ; 5.564 ;
; 14.314 ; Addr[15] ; RDD[7] ; C25M ; C25M ; 20.000 ; 0.000 ; 5.353 ;
; 14.675 ; Addr[14] ; RDD[6] ; C25M ; C25M ; 20.000 ; 0.000 ; 4.992 ;
; 14.748 ; Addr[8] ; RDD[0] ; C25M ; C25M ; 20.000 ; 0.000 ; 4.919 ;
; 14.753 ; Addr[9] ; RDD[1] ; C25M ; C25M ; 20.000 ; 0.000 ; 4.914 ;
; 14.779 ; SetFWr[1] ; RDD[5] ; C25M ; C25M ; 20.000 ; 0.000 ; 4.888 ;
; 14.780 ; SetFWr[1] ; RDD[6] ; C25M ; C25M ; 20.000 ; 0.000 ; 4.887 ;
; 14.785 ; SetFWr[1] ; RDD[4] ; C25M ; C25M ; 20.000 ; 0.000 ; 4.882 ;
; 14.975 ; Addr[4] ; RDD[4] ; C25M ; C25M ; 20.000 ; 0.000 ; 4.692 ;
; 15.251 ; SetFWr[1] ; RDD[7] ; C25M ; C25M ; 20.000 ; 0.000 ; 4.416 ;
; 15.322 ; Addr[10] ; RDD[2] ; C25M ; C25M ; 20.000 ; 0.000 ; 4.345 ;
; 15.387 ; Addr[21] ; RDD[5] ; C25M ; C25M ; 20.000 ; 0.000 ; 4.280 ;
; 15.489 ; Addr[6] ; RDD[6] ; C25M ; C25M ; 20.000 ; 0.000 ; 4.178 ;
; 15.612 ; Addr[17] ; RDD[1] ; C25M ; C25M ; 20.000 ; 0.000 ; 4.055 ;
; 15.651 ; Addr[13] ; RDD[5] ; C25M ; C25M ; 20.000 ; 0.000 ; 4.016 ;
; 15.653 ; Addr[19] ; RDD[3] ; C25M ; C25M ; 20.000 ; 0.000 ; 4.014 ;
; 15.700 ; Addr[5] ; RDD[5] ; C25M ; C25M ; 20.000 ; 0.000 ; 3.967 ;
; 15.911 ; Addr[16] ; RDD[0] ; C25M ; C25M ; 20.000 ; 0.000 ; 3.756 ;
; 16.065 ; Addr[22] ; RDD[6] ; C25M ; C25M ; 20.000 ; 0.000 ; 3.602 ;
; 16.103 ; Addr[18] ; RDD[2] ; C25M ; C25M ; 20.000 ; 0.000 ; 3.564 ;
; 16.349 ; Addr[23] ; RDD[7] ; C25M ; C25M ; 20.000 ; 0.000 ; 3.318 ;
; 16.647 ; Addr[0] ; RDD[0] ; C25M ; C25M ; 20.000 ; 0.000 ; 3.020 ;
; 16.656 ; Addr[3] ; RDD[3] ; C25M ; C25M ; 20.000 ; 0.000 ; 3.011 ;
; 16.711 ; Addr[1] ; RDD[1] ; C25M ; C25M ; 20.000 ; 0.000 ; 2.956 ;
; 16.777 ; Addr[20] ; RDD[4] ; C25M ; C25M ; 20.000 ; 0.000 ; 2.890 ;
; 17.105 ; Addr[2] ; RDD[2] ; C25M ; C25M ; 20.000 ; 0.000 ; 2.562 ;
; 22.720 ; Addr[23] ; SA[0]~reg0 ; C25M ; C25M ; 40.000 ; 0.000 ; 16.947 ;
; 23.632 ; Addr[23] ; SA[2]~reg0 ; C25M ; C25M ; 40.000 ; 0.000 ; 16.035 ;
; 23.717 ; REGEN ; SA[0]~reg0 ; C25M ; C25M ; 40.000 ; 0.000 ; 15.950 ;
; 23.986 ; SetFWr[0] ; SA[0]~reg0 ; C25M ; C25M ; 40.000 ; 0.000 ; 15.681 ;
; 24.629 ; REGEN ; SA[2]~reg0 ; C25M ; C25M ; 40.000 ; 0.000 ; 15.038 ;
; 24.898 ; SetFWr[0] ; SA[2]~reg0 ; C25M ; C25M ; 40.000 ; 0.000 ; 14.769 ;
; 25.067 ; SetFWr[1] ; SA[0]~reg0 ; C25M ; C25M ; 40.000 ; 0.000 ; 14.600 ;
; 25.201 ; PS[1] ; SA[0]~reg0 ; C25M ; C25M ; 40.000 ; 0.000 ; 14.466 ;
; 25.277 ; Addr[23] ; SA[1]~reg0 ; C25M ; C25M ; 40.000 ; 0.000 ; 14.390 ;
; 25.323 ; PS[1] ; SA[2]~reg0 ; C25M ; C25M ; 40.000 ; 0.000 ; 14.344 ;
; 25.783 ; Addr[23] ; SA[4]~reg0 ; C25M ; C25M ; 40.000 ; 0.000 ; 13.884 ;
; 25.876 ; Addr[23] ; RCKE~reg0 ; C25M ; C25M ; 40.000 ; 0.000 ; 13.791 ;
; 25.979 ; SetFWr[1] ; SA[2]~reg0 ; C25M ; C25M ; 40.000 ; 0.000 ; 13.688 ;
; 26.015 ; Addr[23] ; SA[8]~reg0 ; C25M ; C25M ; 40.000 ; 0.000 ; 13.652 ;
; 26.018 ; Addr[23] ; SA[3]~reg0 ; C25M ; C25M ; 40.000 ; 0.000 ; 13.649 ;
; 26.117 ; Addr[23] ; SA[5]~reg0 ; C25M ; C25M ; 40.000 ; 0.000 ; 13.550 ;
; 26.222 ; PS[1] ; Addr[10] ; C25M ; C25M ; 40.000 ; 0.000 ; 13.445 ;
; 26.222 ; PS[1] ; Addr[11] ; C25M ; C25M ; 40.000 ; 0.000 ; 13.445 ;
; 26.222 ; PS[1] ; Addr[12] ; C25M ; C25M ; 40.000 ; 0.000 ; 13.445 ;
; 26.222 ; PS[1] ; Addr[13] ; C25M ; C25M ; 40.000 ; 0.000 ; 13.445 ;
; 26.222 ; PS[1] ; Addr[14] ; C25M ; C25M ; 40.000 ; 0.000 ; 13.445 ;
; 26.222 ; PS[1] ; Addr[15] ; C25M ; C25M ; 40.000 ; 0.000 ; 13.445 ;
; 26.222 ; PS[1] ; Addr[8] ; C25M ; C25M ; 40.000 ; 0.000 ; 13.445 ;
; 26.222 ; PS[1] ; Addr[9] ; C25M ; C25M ; 40.000 ; 0.000 ; 13.445 ;
; 26.274 ; REGEN ; SA[1]~reg0 ; C25M ; C25M ; 40.000 ; 0.000 ; 13.393 ;
; 26.312 ; Addr[23] ; SA[6]~reg0 ; C25M ; C25M ; 40.000 ; 0.000 ; 13.355 ;
; 26.361 ; LS[7] ; IS.000 ; C25M ; C25M ; 40.000 ; 0.000 ; 13.306 ;
; 26.498 ; PS[0] ; SA[0]~reg0 ; C25M ; C25M ; 40.000 ; 0.000 ; 13.169 ;
; 26.543 ; SetFWr[0] ; SA[1]~reg0 ; C25M ; C25M ; 40.000 ; 0.000 ; 13.124 ;
; 26.596 ; Addr[23] ; SA[7]~reg0 ; C25M ; C25M ; 40.000 ; 0.000 ; 13.071 ;
; 26.722 ; PS[0] ; Addr[10] ; C25M ; C25M ; 40.000 ; 0.000 ; 12.945 ;
; 26.722 ; PS[0] ; Addr[11] ; C25M ; C25M ; 40.000 ; 0.000 ; 12.945 ;
; 13.913 ; PS[2] ; RDD[3] ; C25M ; C25M ; 20.000 ; 0.000 ; 5.754 ;
; 13.913 ; PS[2] ; RDD[6] ; C25M ; C25M ; 20.000 ; 0.000 ; 5.754 ;
; 13.913 ; PS[2] ; RDD[7] ; C25M ; C25M ; 20.000 ; 0.000 ; 5.754 ;
; 13.937 ; PS[2] ; RDD[4] ; C25M ; C25M ; 20.000 ; 0.000 ; 5.730 ;
; 13.937 ; PS[2] ; RDD[5] ; C25M ; C25M ; 20.000 ; 0.000 ; 5.730 ;
; 14.065 ; PS[2] ; RDD[0] ; C25M ; C25M ; 20.000 ; 0.000 ; 5.602 ;
; 14.065 ; PS[2] ; RDD[1] ; C25M ; C25M ; 20.000 ; 0.000 ; 5.602 ;
; 14.065 ; PS[2] ; RDD[2] ; C25M ; C25M ; 20.000 ; 0.000 ; 5.602 ;
; 14.093 ; PS[1] ; RDD[3] ; C25M ; C25M ; 20.000 ; 0.000 ; 5.574 ;
; 14.093 ; PS[1] ; RDD[6] ; C25M ; C25M ; 20.000 ; 0.000 ; 5.574 ;
; 14.093 ; PS[1] ; RDD[7] ; C25M ; C25M ; 20.000 ; 0.000 ; 5.574 ;
; 14.117 ; PS[1] ; RDD[4] ; C25M ; C25M ; 20.000 ; 0.000 ; 5.550 ;
; 14.117 ; PS[1] ; RDD[5] ; C25M ; C25M ; 20.000 ; 0.000 ; 5.550 ;
; 14.220 ; PS[0] ; RDD[3] ; C25M ; C25M ; 20.000 ; 0.000 ; 5.447 ;
; 14.220 ; PS[0] ; RDD[6] ; C25M ; C25M ; 20.000 ; 0.000 ; 5.447 ;
; 14.220 ; PS[0] ; RDD[7] ; C25M ; C25M ; 20.000 ; 0.000 ; 5.447 ;
; 14.244 ; PS[0] ; RDD[4] ; C25M ; C25M ; 20.000 ; 0.000 ; 5.423 ;
; 14.244 ; PS[0] ; RDD[5] ; C25M ; C25M ; 20.000 ; 0.000 ; 5.423 ;
; 14.245 ; PS[1] ; RDD[0] ; C25M ; C25M ; 20.000 ; 0.000 ; 5.422 ;
; 14.245 ; PS[1] ; RDD[1] ; C25M ; C25M ; 20.000 ; 0.000 ; 5.422 ;
; 14.245 ; PS[1] ; RDD[2] ; C25M ; C25M ; 20.000 ; 0.000 ; 5.422 ;
; 14.372 ; PS[0] ; RDD[0] ; C25M ; C25M ; 20.000 ; 0.000 ; 5.295 ;
; 14.372 ; PS[0] ; RDD[1] ; C25M ; C25M ; 20.000 ; 0.000 ; 5.295 ;
; 14.372 ; PS[0] ; RDD[2] ; C25M ; C25M ; 20.000 ; 0.000 ; 5.295 ;
; 14.590 ; PS[3] ; RDD[3] ; C25M ; C25M ; 20.000 ; 0.000 ; 5.077 ;
; 14.590 ; PS[3] ; RDD[6] ; C25M ; C25M ; 20.000 ; 0.000 ; 5.077 ;
; 14.590 ; PS[3] ; RDD[7] ; C25M ; C25M ; 20.000 ; 0.000 ; 5.077 ;
; 14.614 ; PS[3] ; RDD[4] ; C25M ; C25M ; 20.000 ; 0.000 ; 5.053 ;
; 14.614 ; PS[3] ; RDD[5] ; C25M ; C25M ; 20.000 ; 0.000 ; 5.053 ;
; 14.616 ; Addr[2] ; RDD[2] ; C25M ; C25M ; 20.000 ; 0.000 ; 5.051 ;
; 14.639 ; Addr[20] ; RDD[4] ; C25M ; C25M ; 20.000 ; 0.000 ; 5.028 ;
; 14.742 ; PS[3] ; RDD[0] ; C25M ; C25M ; 20.000 ; 0.000 ; 4.925 ;
; 14.742 ; PS[3] ; RDD[1] ; C25M ; C25M ; 20.000 ; 0.000 ; 4.925 ;
; 14.742 ; PS[3] ; RDD[2] ; C25M ; C25M ; 20.000 ; 0.000 ; 4.925 ;
; 14.794 ; Addr[22] ; RDD[6] ; C25M ; C25M ; 20.000 ; 0.000 ; 4.873 ;
; 14.868 ; Addr[5] ; RDD[5] ; C25M ; C25M ; 20.000 ; 0.000 ; 4.799 ;
; 14.875 ; Addr[9] ; RDD[1] ; C25M ; C25M ; 20.000 ; 0.000 ; 4.792 ;
; 14.916 ; Addr[1] ; RDD[1] ; C25M ; C25M ; 20.000 ; 0.000 ; 4.751 ;
; 15.029 ; Addr[19] ; RDD[3] ; C25M ; C25M ; 20.000 ; 0.000 ; 4.638 ;
; 15.052 ; Addr[15] ; RDD[7] ; C25M ; C25M ; 20.000 ; 0.000 ; 4.615 ;
; 15.118 ; SetFWr[1] ; RDD[4] ; C25M ; C25M ; 20.000 ; 0.000 ; 4.549 ;
; 15.192 ; Addr[11] ; RDD[3] ; C25M ; C25M ; 20.000 ; 0.000 ; 4.475 ;
; 15.249 ; SetFWr[1] ; RDD[7] ; C25M ; C25M ; 20.000 ; 0.000 ; 4.418 ;
; 15.332 ; Addr[23] ; RDD[7] ; C25M ; C25M ; 20.000 ; 0.000 ; 4.335 ;
; 15.337 ; Addr[18] ; RDD[2] ; C25M ; C25M ; 20.000 ; 0.000 ; 4.330 ;
; 15.345 ; SetFWr[1] ; RDD[5] ; C25M ; C25M ; 20.000 ; 0.000 ; 4.322 ;
; 15.391 ; Addr[3] ; RDD[3] ; C25M ; C25M ; 20.000 ; 0.000 ; 4.276 ;
; 15.398 ; Addr[17] ; RDD[1] ; C25M ; C25M ; 20.000 ; 0.000 ; 4.269 ;
; 15.424 ; Addr[13] ; RDD[5] ; C25M ; C25M ; 20.000 ; 0.000 ; 4.243 ;
; 15.468 ; Addr[0] ; RDD[0] ; C25M ; C25M ; 20.000 ; 0.000 ; 4.199 ;
; 15.481 ; Addr[21] ; RDD[5] ; C25M ; C25M ; 20.000 ; 0.000 ; 4.186 ;
; 15.552 ; Addr[14] ; RDD[6] ; C25M ; C25M ; 20.000 ; 0.000 ; 4.115 ;
; 15.595 ; Addr[16] ; RDD[0] ; C25M ; C25M ; 20.000 ; 0.000 ; 4.072 ;
; 15.632 ; Addr[4] ; RDD[4] ; C25M ; C25M ; 20.000 ; 0.000 ; 4.035 ;
; 15.675 ; Addr[12] ; RDD[4] ; C25M ; C25M ; 20.000 ; 0.000 ; 3.992 ;
; 15.818 ; Addr[6] ; RDD[6] ; C25M ; C25M ; 20.000 ; 0.000 ; 3.849 ;
; 15.851 ; Addr[8] ; RDD[0] ; C25M ; C25M ; 20.000 ; 0.000 ; 3.816 ;
; 16.177 ; Addr[7] ; RDD[7] ; C25M ; C25M ; 20.000 ; 0.000 ; 3.490 ;
; 16.431 ; SetFWr[1] ; RDD[6] ; C25M ; C25M ; 20.000 ; 0.000 ; 3.236 ;
; 16.699 ; Addr[10] ; RDD[2] ; C25M ; C25M ; 20.000 ; 0.000 ; 2.968 ;
; 27.706 ; PS[0] ; SA[0]~reg0 ; C25M ; C25M ; 40.000 ; 0.000 ; 11.961 ;
; 27.987 ; PS[0] ; SA[1]~reg0 ; C25M ; C25M ; 40.000 ; 0.000 ; 11.680 ;
; 28.395 ; Addr[23] ; SA[0]~reg0 ; C25M ; C25M ; 40.000 ; 0.000 ; 11.272 ;
; 28.454 ; Addr[23] ; RCKE~reg0 ; C25M ; C25M ; 40.000 ; 0.000 ; 11.213 ;
; 28.597 ; Addr[23] ; SA[1]~reg0 ; C25M ; C25M ; 40.000 ; 0.000 ; 11.070 ;
; 28.812 ; REGEN ; SA[0]~reg0 ; C25M ; C25M ; 40.000 ; 0.000 ; 10.855 ;
; 28.871 ; REGEN ; RCKE~reg0 ; C25M ; C25M ; 40.000 ; 0.000 ; 10.796 ;
; 28.960 ; PS[0] ; SA[2]~reg0 ; C25M ; C25M ; 40.000 ; 0.000 ; 10.707 ;
; 29.014 ; REGEN ; SA[1]~reg0 ; C25M ; C25M ; 40.000 ; 0.000 ; 10.653 ;
; 29.129 ; Addr[23] ; nRCS~reg0 ; C25M ; C25M ; 40.000 ; 0.000 ; 10.538 ;
; 29.512 ; PS[1] ; SA[1]~reg0 ; C25M ; C25M ; 40.000 ; 0.000 ; 10.155 ;
; 29.546 ; REGEN ; nRCS~reg0 ; C25M ; C25M ; 40.000 ; 0.000 ; 10.121 ;
; 29.572 ; Addr[23] ; SA[2]~reg0 ; C25M ; C25M ; 40.000 ; 0.000 ; 10.095 ;
; 29.589 ; Addr[23] ; SA[5]~reg0 ; C25M ; C25M ; 40.000 ; 0.000 ; 10.078 ;
; 29.746 ; SetFWr[1] ; SA[0]~reg0 ; C25M ; C25M ; 40.000 ; 0.000 ; 9.921 ;
; 29.751 ; PS[2] ; AddrIncH ; C25M ; C25M ; 40.000 ; 0.000 ; 9.916 ;
; 29.805 ; SetFWr[1] ; RCKE~reg0 ; C25M ; C25M ; 40.000 ; 0.000 ; 9.862 ;
; 29.841 ; Addr[23] ; SA[6]~reg0 ; C25M ; C25M ; 40.000 ; 0.000 ; 9.826 ;
; 29.858 ; Addr[23] ; SA[8]~reg0 ; C25M ; C25M ; 40.000 ; 0.000 ; 9.809 ;
; 29.863 ; Addr[23] ; SA[7]~reg0 ; C25M ; C25M ; 40.000 ; 0.000 ; 9.804 ;
; 29.881 ; REGEN ; AddrIncH ; C25M ; C25M ; 40.000 ; 0.000 ; 9.786 ;
; 29.893 ; LS[1] ; IS.110 ; C25M ; C25M ; 40.000 ; 0.000 ; 9.774 ;
; 29.893 ; LS[1] ; IS.000 ; C25M ; C25M ; 40.000 ; 0.000 ; 9.774 ;
; 29.893 ; LS[1] ; IS.001 ; C25M ; C25M ; 40.000 ; 0.000 ; 9.774 ;
; 29.893 ; LS[1] ; IS.101 ; C25M ; C25M ; 40.000 ; 0.000 ; 9.774 ;
; 29.893 ; LS[1] ; IS.100 ; C25M ; C25M ; 40.000 ; 0.000 ; 9.774 ;
; 29.913 ; PS[1] ; AddrIncH ; C25M ; C25M ; 40.000 ; 0.000 ; 9.754 ;
; 29.948 ; SetFWr[1] ; SA[1]~reg0 ; C25M ; C25M ; 40.000 ; 0.000 ; 9.719 ;
; 29.974 ; IS.110 ; SA[0]~reg0 ; C25M ; C25M ; 40.000 ; 0.000 ; 9.693 ;
; 29.982 ; IS.110 ; SA[1]~reg0 ; C25M ; C25M ; 40.000 ; 0.000 ; 9.685 ;
; 29.989 ; REGEN ; SA[2]~reg0 ; C25M ; C25M ; 40.000 ; 0.000 ; 9.678 ;
; 29.993 ; LS[10] ; IS.110 ; C25M ; C25M ; 40.000 ; 0.000 ; 9.674 ;
; 29.993 ; LS[10] ; IS.000 ; C25M ; C25M ; 40.000 ; 0.000 ; 9.674 ;
; 29.993 ; LS[10] ; IS.001 ; C25M ; C25M ; 40.000 ; 0.000 ; 9.674 ;
; 29.993 ; LS[10] ; IS.101 ; C25M ; C25M ; 40.000 ; 0.000 ; 9.674 ;
; 29.993 ; LS[10] ; IS.100 ; C25M ; C25M ; 40.000 ; 0.000 ; 9.674 ;
; 29.999 ; PS[1] ; nRCS~reg0 ; C25M ; C25M ; 40.000 ; 0.000 ; 9.668 ;
; 30.006 ; REGEN ; SA[5]~reg0 ; C25M ; C25M ; 40.000 ; 0.000 ; 9.661 ;
; 30.044 ; PS[0] ; AddrIncH ; C25M ; C25M ; 40.000 ; 0.000 ; 9.623 ;
; 30.053 ; LS[7] ; IS.110 ; C25M ; C25M ; 40.000 ; 0.000 ; 9.614 ;
+--------+-----------+------------+--------------+-------------+--------------+------------+------------+
@@ -276,106 +276,106 @@ This panel reports FMAX for every clock in the design, regardless of the user-sp
+-------+--------------+--------------+--------------+-------------+--------------+------------+------------+
; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
+-------+--------------+--------------+--------------+-------------+--------------+------------+------------+
; 1.376 ; PHI0r1 ; PHI0r2 ; C25M ; C25M ; 0.000 ; 0.000 ; 1.597 ;
; 1.412 ; nRESf[1] ; nRESf[2] ; C25M ; C25M ; 0.000 ; 0.000 ; 1.633 ;
; 1.412 ; WRD[7] ; WRD[7] ; C25M ; C25M ; 0.000 ; 0.000 ; 1.633 ;
; 1.419 ; WRD[4] ; WRD[4] ; C25M ; C25M ; 0.000 ; 0.000 ; 1.640 ;
; 1.420 ; WRD[0] ; WRD[0] ; C25M ; C25M ; 0.000 ; 0.000 ; 1.641 ;
; 1.426 ; nRESf[2] ; nRESf[3] ; C25M ; C25M ; 0.000 ; 0.000 ; 1.647 ;
; 1.429 ; nRESf[0] ; nRESf[1] ; C25M ; C25M ; 0.000 ; 0.000 ; 1.650 ;
; 1.646 ; WRD[2] ; WRD[4] ; C25M ; C25M ; 0.000 ; 0.000 ; 1.867 ;
; 1.649 ; nRESout~reg0 ; nRESout~reg0 ; C25M ; C25M ; 0.000 ; 0.000 ; 1.870 ;
; 1.652 ; WRD[5] ; WRD[7] ; C25M ; C25M ; 0.000 ; 0.000 ; 1.873 ;
; 1.653 ; WRD[3] ; WRD[5] ; C25M ; C25M ; 0.000 ; 0.000 ; 1.874 ;
; 1.661 ; Bank ; Bank ; C25M ; C25M ; 0.000 ; 0.000 ; 1.882 ;
; 1.664 ; Addr[19] ; SA[9]~reg0 ; C25M ; C25M ; 0.000 ; 0.000 ; 1.885 ;
; 1.670 ; IS.000 ; FCKOE ; C25M ; C25M ; 0.000 ; 0.000 ; 1.891 ;
; 1.675 ; LS[0] ; LS[0] ; C25M ; C25M ; 0.000 ; 0.000 ; 1.896 ;
; 1.719 ; PS[0] ; PS[0] ; C25M ; C25M ; 0.000 ; 0.000 ; 1.940 ;
; 1.720 ; PS[2] ; MOSIout ; C25M ; C25M ; 0.000 ; 0.000 ; 1.941 ;
; 1.793 ; WRD[2] ; WRD[2] ; C25M ; C25M ; 0.000 ; 0.000 ; 2.014 ;
; 1.794 ; WRD[3] ; WRD[3] ; C25M ; C25M ; 0.000 ; 0.000 ; 2.015 ;
; 1.806 ; WRD[6] ; WRD[6] ; C25M ; C25M ; 0.000 ; 0.000 ; 2.027 ;
; 1.809 ; IS.101 ; MOSIOE ; C25M ; C25M ; 0.000 ; 0.000 ; 2.030 ;
; 1.846 ; WRD[1] ; WRD[1] ; C25M ; C25M ; 0.000 ; 0.000 ; 2.067 ;
; 1.942 ; Addr[21] ; SA[11]~reg0 ; C25M ; C25M ; 0.000 ; 0.000 ; 2.163 ;
; 1.948 ; nRESf[2] ; nRESr ; C25M ; C25M ; 0.000 ; 0.000 ; 2.169 ;
; 2.048 ; nRESf[1] ; nRESr ; C25M ; C25M ; 0.000 ; 0.000 ; 2.269 ;
; 1.379 ; PHI0r[3] ; PHI0r[4] ; C25M ; C25M ; 0.000 ; 0.000 ; 1.600 ;
; 1.397 ; PHI0r[1] ; PHI0r[2] ; C25M ; C25M ; 0.000 ; 0.000 ; 1.618 ;
; 1.409 ; WRD[1] ; WRD[1] ; C25M ; C25M ; 0.000 ; 0.000 ; 1.630 ;
; 1.416 ; WRD[0] ; WRD[0] ; C25M ; C25M ; 0.000 ; 0.000 ; 1.637 ;
; 1.420 ; WRD[2] ; WRD[2] ; C25M ; C25M ; 0.000 ; 0.000 ; 1.641 ;
; 1.420 ; WRD[3] ; WRD[3] ; C25M ; C25M ; 0.000 ; 0.000 ; 1.641 ;
; 1.422 ; WRD[5] ; WRD[5] ; C25M ; C25M ; 0.000 ; 0.000 ; 1.643 ;
; 1.654 ; IS.101 ; FCS ; C25M ; C25M ; 0.000 ; 0.000 ; 1.875 ;
; 1.776 ; PHI0r[2] ; PHI0r[3] ; C25M ; C25M ; 0.000 ; 0.000 ; 1.997 ;
; 1.783 ; WRD[7] ; WRD[7] ; C25M ; C25M ; 0.000 ; 0.000 ; 2.004 ;
; 1.800 ; WRD[6] ; WRD[6] ; C25M ; C25M ; 0.000 ; 0.000 ; 2.021 ;
; 1.811 ; WRD[4] ; WRD[4] ; C25M ; C25M ; 0.000 ; 0.000 ; 2.032 ;
; 1.909 ; IOROMEN ; IOROMEN ; C25M ; C25M ; 0.000 ; 0.000 ; 2.130 ;
; 1.911 ; nRESf ; nRESr ; C25M ; C25M ; 0.000 ; 0.000 ; 2.132 ;
; 1.915 ; IS.100 ; FCS ; C25M ; C25M ; 0.000 ; 0.000 ; 2.136 ;
; 1.920 ; PS[3] ; PS[3] ; C25M ; C25M ; 0.000 ; 0.000 ; 2.141 ;
; 1.949 ; PS[2] ; PS[2] ; C25M ; C25M ; 0.000 ; 0.000 ; 2.170 ;
; 1.973 ; PS[1] ; PS[1] ; C25M ; C25M ; 0.000 ; 0.000 ; 2.194 ;
; 2.063 ; LS[13] ; LS[13] ; C25M ; C25M ; 0.000 ; 0.000 ; 2.284 ;
; 2.082 ; Addr[15] ; AddrIncH ; C25M ; C25M ; 0.000 ; 0.000 ; 2.303 ;
; 2.107 ; LS[7] ; LS[7] ; C25M ; C25M ; 0.000 ; 0.000 ; 2.328 ;
; 2.115 ; Addr[0] ; DQML~reg0 ; C25M ; C25M ; 0.000 ; 0.000 ; 2.336 ;
; 2.116 ; Addr[0] ; Addr[0] ; C25M ; C25M ; 0.000 ; 0.000 ; 2.337 ;
; 2.113 ; IS.110 ; FCS ; C25M ; C25M ; 0.000 ; 0.000 ; 2.334 ;
; 2.116 ; Addr[16] ; Addr[16] ; C25M ; C25M ; 0.000 ; 0.000 ; 2.337 ;
; 2.116 ; Addr[8] ; Addr[8] ; C25M ; C25M ; 0.000 ; 0.000 ; 2.337 ;
; 2.117 ; Addr[23] ; Addr[23] ; C25M ; C25M ; 0.000 ; 0.000 ; 2.338 ;
; 2.117 ; Addr[10] ; Addr[10] ; C25M ; C25M ; 0.000 ; 0.000 ; 2.338 ;
; 2.117 ; Addr[7] ; Addr[7] ; C25M ; C25M ; 0.000 ; 0.000 ; 2.338 ;
; 2.117 ; Addr[1] ; Addr[1] ; C25M ; C25M ; 0.000 ; 0.000 ; 2.338 ;
; 2.117 ; Addr[2] ; Addr[2] ; C25M ; C25M ; 0.000 ; 0.000 ; 2.338 ;
; 2.117 ; Addr[15] ; Addr[15] ; C25M ; C25M ; 0.000 ; 0.000 ; 2.338 ;
; 2.117 ; Addr[17] ; Addr[17] ; C25M ; C25M ; 0.000 ; 0.000 ; 2.338 ;
; 2.117 ; Addr[18] ; Addr[18] ; C25M ; C25M ; 0.000 ; 0.000 ; 2.338 ;
; 2.117 ; Addr[9] ; Addr[9] ; C25M ; C25M ; 0.000 ; 0.000 ; 2.338 ;
; 2.125 ; Addr[8] ; Addr[8] ; C25M ; C25M ; 0.000 ; 0.000 ; 2.346 ;
; 2.126 ; Addr[1] ; Addr[1] ; C25M ; C25M ; 0.000 ; 0.000 ; 2.347 ;
; 2.126 ; Addr[15] ; Addr[15] ; C25M ; C25M ; 0.000 ; 0.000 ; 2.347 ;
; 2.127 ; Addr[2] ; Addr[2] ; C25M ; C25M ; 0.000 ; 0.000 ; 2.348 ;
; 2.128 ; nRESf[3] ; nRESr ; C25M ; C25M ; 0.000 ; 0.000 ; 2.349 ;
; 2.137 ; IS.111 ; IS.111 ; C25M ; C25M ; 0.000 ; 0.000 ; 2.358 ;
; 2.125 ; Addr[0] ; Addr[0] ; C25M ; C25M ; 0.000 ; 0.000 ; 2.346 ;
; 2.125 ; LS[7] ; LS[7] ; C25M ; C25M ; 0.000 ; 0.000 ; 2.346 ;
; 2.126 ; Addr[7] ; Addr[7] ; C25M ; C25M ; 0.000 ; 0.000 ; 2.347 ;
; 2.128 ; LS[6] ; LS[6] ; C25M ; C25M ; 0.000 ; 0.000 ; 2.349 ;
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; 2.144 ; LS[4] ; LS[4] ; C25M ; C25M ; 0.000 ; 0.000 ; 2.365 ;
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; 2.272 ; SetFWLoaded ; SetFWr[0] ; C25M ; C25M ; 0.000 ; 0.000 ; 2.493 ;
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; 2.957 ; LS[7] ; LS[8] ; C25M ; C25M ; 0.000 ; 0.000 ; 3.178 ;
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+-------+--------------+--------------+--------------+-------------+--------------+------------+------------+
@@ -384,35 +384,34 @@ This panel reports FMAX for every clock in the design, regardless of the user-sp
+--------+-----------+----------+--------------+-------------+--------------+------------+------------+
; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
+--------+-----------+----------+--------------+-------------+--------------+------------+------------+
; 33.311 ; nRESr ; Addr[0] ; C25M ; C25M ; 40.000 ; 0.000 ; 6.356 ;
; 33.311 ; nRESr ; REGEN ; C25M ; C25M ; 40.000 ; 0.000 ; 6.356 ;
; 33.311 ; nRESr ; Addr[23] ; C25M ; C25M ; 40.000 ; 0.000 ; 6.356 ;
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; 33.311 ; nRESr ; Bank ; C25M ; C25M ; 40.000 ; 0.000 ; 6.356 ;
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; 33.311 ; nRESr ; AddrIncM ; C25M ; C25M ; 40.000 ; 0.000 ; 6.356 ;
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; 33.194 ; nRESr ; Addr[3] ; C25M ; C25M ; 40.000 ; 0.000 ; 6.473 ;
; 33.194 ; nRESr ; Addr[13] ; C25M ; C25M ; 40.000 ; 0.000 ; 6.473 ;
; 33.194 ; nRESr ; Addr[4] ; C25M ; C25M ; 40.000 ; 0.000 ; 6.473 ;
; 33.194 ; nRESr ; Addr[14] ; C25M ; C25M ; 40.000 ; 0.000 ; 6.473 ;
; 33.194 ; nRESr ; Addr[5] ; C25M ; C25M ; 40.000 ; 0.000 ; 6.473 ;
; 33.194 ; nRESr ; Addr[15] ; C25M ; C25M ; 40.000 ; 0.000 ; 6.473 ;
; 33.194 ; nRESr ; Addr[6] ; C25M ; C25M ; 40.000 ; 0.000 ; 6.473 ;
; 33.194 ; nRESr ; Addr[16] ; C25M ; C25M ; 40.000 ; 0.000 ; 6.473 ;
; 33.194 ; nRESr ; Addr[7] ; C25M ; C25M ; 40.000 ; 0.000 ; 6.473 ;
; 33.194 ; nRESr ; Addr[17] ; C25M ; C25M ; 40.000 ; 0.000 ; 6.473 ;
; 33.194 ; nRESr ; Addr[8] ; C25M ; C25M ; 40.000 ; 0.000 ; 6.473 ;
; 33.194 ; nRESr ; Addr[18] ; C25M ; C25M ; 40.000 ; 0.000 ; 6.473 ;
; 33.194 ; nRESr ; Addr[9] ; C25M ; C25M ; 40.000 ; 0.000 ; 6.473 ;
; 33.194 ; nRESr ; Addr[19] ; C25M ; C25M ; 40.000 ; 0.000 ; 6.473 ;
; 33.194 ; nRESr ; Addr[20] ; C25M ; C25M ; 40.000 ; 0.000 ; 6.473 ;
; 33.194 ; nRESr ; Addr[21] ; C25M ; C25M ; 40.000 ; 0.000 ; 6.473 ;
; 33.194 ; nRESr ; Addr[22] ; C25M ; C25M ; 40.000 ; 0.000 ; 6.473 ;
; 33.194 ; nRESr ; AddrIncH ; C25M ; C25M ; 40.000 ; 0.000 ; 6.473 ;
; 33.194 ; nRESr ; AddrIncM ; C25M ; C25M ; 40.000 ; 0.000 ; 6.473 ;
; 33.194 ; nRESr ; AddrIncL ; C25M ; C25M ; 40.000 ; 0.000 ; 6.473 ;
+--------+-----------+----------+--------------+-------------+--------------+------------+------------+
@@ -421,35 +420,34 @@ This panel reports FMAX for every clock in the design, regardless of the user-sp
+-------+-----------+----------+--------------+-------------+--------------+------------+------------+
; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
+-------+-----------+----------+--------------+-------------+--------------+------------+------------+
; 6.135 ; nRESr ; Addr[0] ; C25M ; C25M ; 0.000 ; 0.000 ; 6.356 ;
; 6.135 ; nRESr ; REGEN ; C25M ; C25M ; 0.000 ; 0.000 ; 6.356 ;
; 6.135 ; nRESr ; Addr[23] ; C25M ; C25M ; 0.000 ; 0.000 ; 6.356 ;
; 6.135 ; nRESr ; Addr[10] ; C25M ; C25M ; 0.000 ; 0.000 ; 6.356 ;
; 6.135 ; nRESr ; Addr[1] ; C25M ; C25M ; 0.000 ; 0.000 ; 6.356 ;
; 6.135 ; nRESr ; Addr[11] ; C25M ; C25M ; 0.000 ; 0.000 ; 6.356 ;
; 6.135 ; nRESr ; Addr[2] ; C25M ; C25M ; 0.000 ; 0.000 ; 6.356 ;
; 6.135 ; nRESr ; Addr[12] ; C25M ; C25M ; 0.000 ; 0.000 ; 6.356 ;
; 6.135 ; nRESr ; Bank ; C25M ; C25M ; 0.000 ; 0.000 ; 6.356 ;
; 6.135 ; nRESr ; Addr[3] ; C25M ; C25M ; 0.000 ; 0.000 ; 6.356 ;
; 6.135 ; nRESr ; Addr[13] ; C25M ; C25M ; 0.000 ; 0.000 ; 6.356 ;
; 6.135 ; nRESr ; Addr[4] ; C25M ; C25M ; 0.000 ; 0.000 ; 6.356 ;
; 6.135 ; nRESr ; Addr[14] ; C25M ; C25M ; 0.000 ; 0.000 ; 6.356 ;
; 6.135 ; nRESr ; Addr[5] ; C25M ; C25M ; 0.000 ; 0.000 ; 6.356 ;
; 6.135 ; nRESr ; Addr[15] ; C25M ; C25M ; 0.000 ; 0.000 ; 6.356 ;
; 6.135 ; nRESr ; Addr[6] ; C25M ; C25M ; 0.000 ; 0.000 ; 6.356 ;
; 6.135 ; nRESr ; Addr[16] ; C25M ; C25M ; 0.000 ; 0.000 ; 6.356 ;
; 6.135 ; nRESr ; Addr[7] ; C25M ; C25M ; 0.000 ; 0.000 ; 6.356 ;
; 6.135 ; nRESr ; Addr[17] ; C25M ; C25M ; 0.000 ; 0.000 ; 6.356 ;
; 6.135 ; nRESr ; Addr[8] ; C25M ; C25M ; 0.000 ; 0.000 ; 6.356 ;
; 6.135 ; nRESr ; Addr[18] ; C25M ; C25M ; 0.000 ; 0.000 ; 6.356 ;
; 6.135 ; nRESr ; Addr[9] ; C25M ; C25M ; 0.000 ; 0.000 ; 6.356 ;
; 6.135 ; nRESr ; Addr[19] ; C25M ; C25M ; 0.000 ; 0.000 ; 6.356 ;
; 6.135 ; nRESr ; Addr[20] ; C25M ; C25M ; 0.000 ; 0.000 ; 6.356 ;
; 6.135 ; nRESr ; Addr[21] ; C25M ; C25M ; 0.000 ; 0.000 ; 6.356 ;
; 6.135 ; nRESr ; Addr[22] ; C25M ; C25M ; 0.000 ; 0.000 ; 6.356 ;
; 6.135 ; nRESr ; AddrIncH ; C25M ; C25M ; 0.000 ; 0.000 ; 6.356 ;
; 6.135 ; nRESr ; AddrIncM ; C25M ; C25M ; 0.000 ; 0.000 ; 6.356 ;
; 6.135 ; nRESr ; AddrIncL ; C25M ; C25M ; 0.000 ; 0.000 ; 6.356 ;
; 6.252 ; nRESr ; Addr[0] ; C25M ; C25M ; 0.000 ; 0.000 ; 6.473 ;
; 6.252 ; nRESr ; Addr[23] ; C25M ; C25M ; 0.000 ; 0.000 ; 6.473 ;
; 6.252 ; nRESr ; Addr[10] ; C25M ; C25M ; 0.000 ; 0.000 ; 6.473 ;
; 6.252 ; nRESr ; Addr[1] ; C25M ; C25M ; 0.000 ; 0.000 ; 6.473 ;
; 6.252 ; nRESr ; Addr[11] ; C25M ; C25M ; 0.000 ; 0.000 ; 6.473 ;
; 6.252 ; nRESr ; Addr[2] ; C25M ; C25M ; 0.000 ; 0.000 ; 6.473 ;
; 6.252 ; nRESr ; Addr[12] ; C25M ; C25M ; 0.000 ; 0.000 ; 6.473 ;
; 6.252 ; nRESr ; Bank ; C25M ; C25M ; 0.000 ; 0.000 ; 6.473 ;
; 6.252 ; nRESr ; Addr[3] ; C25M ; C25M ; 0.000 ; 0.000 ; 6.473 ;
; 6.252 ; nRESr ; Addr[13] ; C25M ; C25M ; 0.000 ; 0.000 ; 6.473 ;
; 6.252 ; nRESr ; Addr[4] ; C25M ; C25M ; 0.000 ; 0.000 ; 6.473 ;
; 6.252 ; nRESr ; Addr[14] ; C25M ; C25M ; 0.000 ; 0.000 ; 6.473 ;
; 6.252 ; nRESr ; Addr[5] ; C25M ; C25M ; 0.000 ; 0.000 ; 6.473 ;
; 6.252 ; nRESr ; Addr[15] ; C25M ; C25M ; 0.000 ; 0.000 ; 6.473 ;
; 6.252 ; nRESr ; Addr[6] ; C25M ; C25M ; 0.000 ; 0.000 ; 6.473 ;
; 6.252 ; nRESr ; Addr[16] ; C25M ; C25M ; 0.000 ; 0.000 ; 6.473 ;
; 6.252 ; nRESr ; Addr[7] ; C25M ; C25M ; 0.000 ; 0.000 ; 6.473 ;
; 6.252 ; nRESr ; Addr[17] ; C25M ; C25M ; 0.000 ; 0.000 ; 6.473 ;
; 6.252 ; nRESr ; Addr[8] ; C25M ; C25M ; 0.000 ; 0.000 ; 6.473 ;
; 6.252 ; nRESr ; Addr[18] ; C25M ; C25M ; 0.000 ; 0.000 ; 6.473 ;
; 6.252 ; nRESr ; Addr[9] ; C25M ; C25M ; 0.000 ; 0.000 ; 6.473 ;
; 6.252 ; nRESr ; Addr[19] ; C25M ; C25M ; 0.000 ; 0.000 ; 6.473 ;
; 6.252 ; nRESr ; Addr[20] ; C25M ; C25M ; 0.000 ; 0.000 ; 6.473 ;
; 6.252 ; nRESr ; Addr[21] ; C25M ; C25M ; 0.000 ; 0.000 ; 6.473 ;
; 6.252 ; nRESr ; Addr[22] ; C25M ; C25M ; 0.000 ; 0.000 ; 6.473 ;
; 6.252 ; nRESr ; AddrIncH ; C25M ; C25M ; 0.000 ; 0.000 ; 6.473 ;
; 6.252 ; nRESr ; AddrIncM ; C25M ; C25M ; 0.000 ; 0.000 ; 6.473 ;
; 6.252 ; nRESr ; AddrIncL ; C25M ; C25M ; 0.000 ; 0.000 ; 6.473 ;
+-------+-----------+----------+--------------+-------------+--------------+------------+------------+
@@ -458,7 +456,7 @@ This panel reports FMAX for every clock in the design, regardless of the user-sp
+------------+----------+------------+------------+------------+----------+
; From Clock ; To Clock ; RR Paths ; FR Paths ; RF Paths ; FF Paths ;
+------------+----------+------------+------------+------------+----------+
; C25M ; C25M ; 1520 ; 0 ; 88 ; 0 ;
; C25M ; C25M ; 1459 ; 0 ; 60 ; 0 ;
; PHI0 ; C25M ; false path ; false path ; false path ; 0 ;
+------------+----------+------------+------------+------------+----------+
Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported.
@@ -469,7 +467,7 @@ Entries labeled "false path" only account for clock-to-clock false paths and not
+------------+----------+------------+------------+------------+----------+
; From Clock ; To Clock ; RR Paths ; FR Paths ; RF Paths ; FF Paths ;
+------------+----------+------------+------------+------------+----------+
; C25M ; C25M ; 1520 ; 0 ; 88 ; 0 ;
; C25M ; C25M ; 1459 ; 0 ; 60 ; 0 ;
; PHI0 ; C25M ; false path ; false path ; false path ; 0 ;
+------------+----------+------------+------------+------------+----------+
Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported.
@@ -480,7 +478,7 @@ Entries labeled "false path" only account for clock-to-clock false paths and not
+------------+----------+----------+----------+----------+----------+
; From Clock ; To Clock ; RR Paths ; FR Paths ; RF Paths ; FF Paths ;
+------------+----------+----------+----------+----------+----------+
; C25M ; C25M ; 29 ; 0 ; 0 ; 0 ;
; C25M ; C25M ; 28 ; 0 ; 0 ; 0 ;
+------------+----------+----------+----------+----------+----------+
Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported.
@@ -490,7 +488,7 @@ Entries labeled "false path" only account for clock-to-clock false paths and not
+------------+----------+----------+----------+----------+----------+
; From Clock ; To Clock ; RR Paths ; FR Paths ; RF Paths ; FF Paths ;
+------------+----------+----------+----------+----------+----------+
; C25M ; C25M ; 29 ; 0 ; 0 ; 0 ;
; C25M ; C25M ; 28 ; 0 ; 0 ; 0 ;
+------------+----------+----------+----------+----------+----------+
Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported.
@@ -515,9 +513,9 @@ No non-DPA dedicated SERDES Receiver circuitry present in device or used in desi
; Illegal Clocks ; 0 ; 0 ;
; Unconstrained Clocks ; 0 ; 0 ;
; Unconstrained Input Ports ; 44 ; 44 ;
; Unconstrained Input Port Paths ; 246 ; 246 ;
; Unconstrained Input Port Paths ; 144 ; 144 ;
; Unconstrained Output Ports ; 45 ; 45 ;
; Unconstrained Output Port Paths ; 217 ; 217 ;
; Unconstrained Output Port Paths ; 216 ; 216 ;
+---------------------------------+-------+------+
@@ -747,11 +745,10 @@ No non-DPA dedicated SERDES Receiver circuitry present in device or used in desi
Info: *******************************************************************
Info: Running Quartus Prime Timing Analyzer
Info: Version 19.1.0 Build 670 09/22/2019 SJ Lite Edition
Info: Processing started: Fri Feb 16 20:54:01 2024
Info: Processing started: Tue May 14 02:45:44 2024
Info: Command: quartus_sta GR8RAM -c GR8RAM
Info: qsta_default_script.tcl version: #1
Warning (18236): Number of processors has not been specified which may cause overloading on shared machines. Set the global assignment NUM_PARALLEL_PROCESSORS in your QSF to an appropriate value for best performance.
Info (20030): Parallel compilation is enabled and will use 4 of the 4 processors detected
Info (20032): Parallel compilation is enabled and will use up to 4 processors
Info (21077): Low junction temperature is 0 degrees C
Info (21077): High junction temperature is 85 degrees C
Info (334003): Started post-fitting delay annotation
@@ -759,22 +756,22 @@ Info (334004): Delay annotation completed successfully
Info (332104): Reading SDC File: 'GR8RAM.sdc'
Info: Found TIMING_ANALYZER_REPORT_SCRIPT_INCLUDE_DEFAULT_ANALYSIS = ON
Info: Can't run Report Timing Closure Recommendations. The current device family is not supported.
Info (332146): Worst-case setup slack is 10.278
Info (332146): Worst-case setup slack is 13.913
Info (332119): Slack End Point TNS Clock
Info (332119): ========= =================== =====================
Info (332119): 10.278 0.000 C25M
Info (332146): Worst-case hold slack is 1.376
Info (332119): 13.913 0.000 C25M
Info (332146): Worst-case hold slack is 1.379
Info (332119): Slack End Point TNS Clock
Info (332119): ========= =================== =====================
Info (332119): 1.376 0.000 C25M
Info (332146): Worst-case recovery slack is 33.311
Info (332119): 1.379 0.000 C25M
Info (332146): Worst-case recovery slack is 33.194
Info (332119): Slack End Point TNS Clock
Info (332119): ========= =================== =====================
Info (332119): 33.311 0.000 C25M
Info (332146): Worst-case removal slack is 6.135
Info (332119): 33.194 0.000 C25M
Info (332146): Worst-case removal slack is 6.252
Info (332119): Slack End Point TNS Clock
Info (332119): ========= =================== =====================
Info (332119): 6.135 0.000 C25M
Info (332119): 6.252 0.000 C25M
Info (332146): Worst-case minimum pulse width slack is 19.734
Info (332119): Slack End Point TNS Clock
Info (332119): ========= =================== =====================
@@ -783,9 +780,9 @@ Info (332146): Worst-case minimum pulse width slack is 19.734
Info (332001): The selected device family is not supported by the report_metastability command.
Info (332102): Design is not fully constrained for setup requirements
Info (332102): Design is not fully constrained for hold requirements
Info: Quartus Prime Timing Analyzer was successful. 0 errors, 1 warning
Info: Peak virtual memory: 13090 megabytes
Info: Processing ended: Fri Feb 16 20:54:03 2024
Info: Quartus Prime Timing Analyzer was successful. 0 errors, 0 warnings
Info: Peak virtual memory: 13095 megabytes
Info: Processing ended: Tue May 14 02:45:46 2024
Info: Elapsed time: 00:00:02
Info: Total CPU time (on all processors): 00:00:01

8
cpld/output_files/GR8RAM.sta.summary
View File

@@ -3,19 +3,19 @@ Timing Analyzer Summary
------------------------------------------------------------
Type : Setup 'C25M'
Slack : 10.278
Slack : 13.913
TNS : 0.000
Type : Hold 'C25M'
Slack : 1.376
Slack : 1.379
TNS : 0.000
Type : Recovery 'C25M'
Slack : 33.311
Slack : 33.194
TNS : 0.000
Type : Removal 'C25M'
Slack : 6.135
Slack : 6.252
TNS : 0.000
Type : Minimum Pulse Width 'C25M'

15362
cpld/output_files/GR8RAM.svf
View File

File diff suppressed because it is too large Load Diff