TimeQuest Timing Analyzer report for GR8RAM Sun Apr 11 13:22:48 2021 Quartus II 32-bit Version 13.0.1 Build 232 06/12/2013 Service Pack 1 SJ Web Edition --------------------- ; Table of Contents ; --------------------- 1. Legal Notice 2. TimeQuest Timing Analyzer Summary 3. Parallel Compilation 4. Clocks 5. Fmax Summary 6. Setup Summary 7. Hold Summary 8. Recovery Summary 9. Removal Summary 10. Minimum Pulse Width Summary 11. Setup: 'C25M' 12. Setup: 'PHI0' 13. Hold: 'PHI0' 14. Hold: 'C25M' 15. Recovery: 'C25M' 16. Removal: 'C25M' 17. Minimum Pulse Width: 'C25M' 18. Minimum Pulse Width: 'PHI0' 19. Setup Times 20. Hold Times 21. Clock to Output Times 22. Minimum Clock to Output Times 23. Propagation Delay 24. Minimum Propagation Delay 25. Output Enable Times 26. Minimum Output Enable Times 27. Output Disable Times 28. Minimum Output Disable Times 29. Setup Transfers 30. Hold Transfers 31. Recovery Transfers 32. Removal Transfers 33. Report TCCS 34. Report RSKM 35. Unconstrained Paths 36. TimeQuest Timing Analyzer Messages ---------------- ; Legal Notice ; ---------------- Copyright (C) 1991-2013 Altera Corporation Your use of Altera Corporation's design tools, logic functions and other software and tools, and its AMPP partner logic functions, and any output files from any of the foregoing (including device programming or simulation files), and any associated documentation or information are expressly subject to the terms and conditions of the Altera Program License Subscription Agreement, Altera MegaCore Function License Agreement, or other applicable license agreement, including, without limitation, that your use is for the sole purpose of programming logic devices manufactured by Altera and sold by Altera or its authorized distributors. Please refer to the applicable agreement for further details. +----------------------------------------------------------------------------------------+ ; TimeQuest Timing Analyzer Summary ; +--------------------+-------------------------------------------------------------------+ ; Quartus II Version ; Version 13.0.1 Build 232 06/12/2013 Service Pack 1 SJ Web Edition ; ; Revision Name ; GR8RAM ; ; Device Family ; MAX II ; ; Device Name ; EPM240T100C5 ; ; Timing Models ; Final ; ; Delay Model ; Slow Model ; ; Rise/Fall Delays ; Unavailable ; +--------------------+-------------------------------------------------------------------+ +------------------------------------------+ ; Parallel Compilation ; +----------------------------+-------------+ ; Processors ; Number ; +----------------------------+-------------+ ; Number detected on machine ; 2 ; ; Maximum allowed ; 2 ; ; ; ; ; Average used ; 1.00 ; ; Maximum used ; 2 ; ; ; ; ; Usage by Processor ; % Time Used ; ; Processor 1 ; 100.0% ; ; Processor 2 ; < 0.1% ; +----------------------------+-------------+ +----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Clocks ; +------------+------+--------+------------+-------+-------+------------+-----------+-------------+-------+--------+-----------+------------+----------+--------+--------+----------+ ; Clock Name ; Type ; Period ; Frequency ; Rise ; Fall ; Duty Cycle ; Divide by ; Multiply by ; Phase ; Offset ; Edge List ; Edge Shift ; Inverted ; Master ; Source ; Targets ; +------------+------+--------+------------+-------+-------+------------+-----------+-------------+-------+--------+-----------+------------+----------+--------+--------+----------+ ; C25M ; Base ; 1.000 ; 1000.0 MHz ; 0.000 ; 0.500 ; ; ; ; ; ; ; ; ; ; ; { C25M } ; ; PHI0 ; Base ; 1.000 ; 1000.0 MHz ; 0.000 ; 0.500 ; ; ; ; ; ; ; ; ; ; ; { PHI0 } ; +------------+------+--------+------------+-------+-------+------------+-----------+-------------+-------+--------+-----------+------------+----------+--------+--------+----------+ +--------------------------------------------------+ ; Fmax Summary ; +------------+-----------------+------------+------+ ; Fmax ; Restricted Fmax ; Clock Name ; Note ; +------------+-----------------+------------+------+ ; 101.47 MHz ; 101.47 MHz ; C25M ; ; +------------+-----------------+------------+------+ This panel reports FMAX for every clock in the design, regardless of the user-specified clock periods. FMAX is only computed for paths where the source and destination registers or ports are driven by the same clock. Paths of different clocks, including generated clocks, are ignored. For paths between a clock and its inversion, FMAX is computed as if the rising and falling edges are scaled along with FMAX, such that the duty cycle (in terms of a percentage) is maintained. Altera recommends that you always use clock constraints and other slack reports for sign-off analysis. +--------------------------------+ ; Setup Summary ; +-------+--------+---------------+ ; Clock ; Slack ; End Point TNS ; +-------+--------+---------------+ ; C25M ; -9.908 ; -697.920 ; ; PHI0 ; -1.302 ; -1.302 ; +-------+--------+---------------+ +-------------------------------+ ; Hold Summary ; +-------+-------+---------------+ ; Clock ; Slack ; End Point TNS ; +-------+-------+---------------+ ; PHI0 ; 1.012 ; 0.000 ; ; C25M ; 1.288 ; 0.000 ; +-------+-------+---------------+ +--------------------------------+ ; Recovery Summary ; +-------+--------+---------------+ ; Clock ; Slack ; End Point TNS ; +-------+--------+---------------+ ; C25M ; -4.389 ; -131.670 ; +-------+--------+---------------+ +-------------------------------+ ; Removal Summary ; +-------+-------+---------------+ ; Clock ; Slack ; End Point TNS ; +-------+-------+---------------+ ; C25M ; 4.835 ; 0.000 ; +-------+-------+---------------+ +--------------------------------+ ; Minimum Pulse Width Summary ; +-------+--------+---------------+ ; Clock ; Slack ; End Point TNS ; +-------+--------+---------------+ ; C25M ; -2.289 ; -2.289 ; ; PHI0 ; -2.289 ; -2.289 ; +-------+--------+---------------+ +----------------------------------------------------------------------------------------------------------------+ ; Setup: 'C25M' ; +--------+----------------+----------------+--------------+-------------+--------------+------------+------------+ ; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ; +--------+----------------+----------------+--------------+-------------+--------------+------------+------------+ ; -9.908 ; ROMSpecSELr ; nRCS~reg0 ; PHI0 ; C25M ; 1.000 ; -2.758 ; 7.817 ; ; -9.870 ; RAMSpecSELr ; SA[5]~reg0 ; PHI0 ; C25M ; 1.000 ; -2.758 ; 7.779 ; ; -9.836 ; nWEr ; nRCS~reg0 ; PHI0 ; C25M ; 1.000 ; -2.758 ; 7.745 ; ; -9.662 ; RAMSpecSELr ; nRCS~reg0 ; PHI0 ; C25M ; 1.000 ; -2.758 ; 7.571 ; ; -9.591 ; ROMSpecSELr ; RCKE~reg0 ; PHI0 ; C25M ; 1.000 ; -2.758 ; 7.500 ; ; -9.528 ; RAMSpecSELr ; SBA[0]~reg0 ; PHI0 ; C25M ; 1.000 ; -2.758 ; 7.437 ; ; -9.519 ; nWEr ; RCKE~reg0 ; PHI0 ; C25M ; 1.000 ; -2.758 ; 7.428 ; ; -9.459 ; RAMSpecSELr ; RCKE~reg0 ; PHI0 ; C25M ; 1.000 ; -2.758 ; 7.368 ; ; -9.361 ; RAMSpecSELr ; SA[4]~reg0 ; PHI0 ; C25M ; 1.000 ; -2.758 ; 7.270 ; ; -9.344 ; RAMSpecSELr ; SA[3]~reg0 ; PHI0 ; C25M ; 1.000 ; -2.758 ; 7.253 ; ; -9.340 ; RAMSpecSELr ; SA[6]~reg0 ; PHI0 ; C25M ; 1.000 ; -2.758 ; 7.249 ; ; -9.115 ; RAMSpecSELr ; SA[7]~reg0 ; PHI0 ; C25M ; 1.000 ; -2.758 ; 7.024 ; ; -9.113 ; RAMSpecSELr ; SA[8]~reg0 ; PHI0 ; C25M ; 1.000 ; -2.758 ; 7.022 ; ; -9.032 ; RAMSpecSELr ; SBA[1]~reg0 ; PHI0 ; C25M ; 1.000 ; -2.758 ; 6.941 ; ; -8.948 ; RAMSpecSELr ; SA[2]~reg0 ; PHI0 ; C25M ; 1.000 ; -2.758 ; 6.857 ; ; -8.928 ; RAMSpecSELr ; SA[0]~reg0 ; PHI0 ; C25M ; 1.000 ; -2.758 ; 6.837 ; ; -8.855 ; PS[1] ; Addr[0] ; C25M ; C25M ; 1.000 ; 0.000 ; 9.522 ; ; -8.855 ; PS[1] ; Addr[1] ; C25M ; C25M ; 1.000 ; 0.000 ; 9.522 ; ; -8.855 ; PS[1] ; Addr[2] ; C25M ; C25M ; 1.000 ; 0.000 ; 9.522 ; ; -8.855 ; PS[1] ; Addr[3] ; C25M ; C25M ; 1.000 ; 0.000 ; 9.522 ; ; -8.855 ; PS[1] ; Addr[4] ; C25M ; C25M ; 1.000 ; 0.000 ; 9.522 ; ; -8.855 ; PS[1] ; Addr[5] ; C25M ; C25M ; 1.000 ; 0.000 ; 9.522 ; ; -8.855 ; PS[1] ; Addr[6] ; C25M ; C25M ; 1.000 ; 0.000 ; 9.522 ; ; -8.855 ; PS[1] ; Addr[7] ; C25M ; C25M ; 1.000 ; 0.000 ; 9.522 ; ; -8.814 ; nWEr ; Addr[0] ; PHI0 ; C25M ; 1.000 ; -2.758 ; 6.723 ; ; -8.814 ; nWEr ; Addr[1] ; PHI0 ; C25M ; 1.000 ; -2.758 ; 6.723 ; ; -8.814 ; nWEr ; Addr[2] ; PHI0 ; C25M ; 1.000 ; -2.758 ; 6.723 ; ; -8.814 ; nWEr ; Addr[3] ; PHI0 ; C25M ; 1.000 ; -2.758 ; 6.723 ; ; -8.814 ; nWEr ; Addr[4] ; PHI0 ; C25M ; 1.000 ; -2.758 ; 6.723 ; ; -8.814 ; nWEr ; Addr[5] ; PHI0 ; C25M ; 1.000 ; -2.758 ; 6.723 ; ; -8.814 ; nWEr ; Addr[6] ; PHI0 ; C25M ; 1.000 ; -2.758 ; 6.723 ; ; -8.814 ; nWEr ; Addr[7] ; PHI0 ; C25M ; 1.000 ; -2.758 ; 6.723 ; ; -8.538 ; IS.state_bit_0 ; SA[5]~reg0 ; C25M ; C25M ; 1.000 ; 0.000 ; 9.205 ; ; -8.527 ; PS[0] ; RCKE~reg0 ; C25M ; C25M ; 1.000 ; 0.000 ; 9.194 ; ; -8.437 ; PS[1] ; Addr[23] ; C25M ; C25M ; 1.000 ; 0.000 ; 9.104 ; ; -8.437 ; PS[1] ; Addr[16] ; C25M ; C25M ; 1.000 ; 0.000 ; 9.104 ; ; -8.437 ; PS[1] ; Addr[17] ; C25M ; C25M ; 1.000 ; 0.000 ; 9.104 ; ; -8.437 ; PS[1] ; Addr[18] ; C25M ; C25M ; 1.000 ; 0.000 ; 9.104 ; ; -8.437 ; PS[1] ; Addr[19] ; C25M ; C25M ; 1.000 ; 0.000 ; 9.104 ; ; -8.437 ; PS[1] ; Addr[20] ; C25M ; C25M ; 1.000 ; 0.000 ; 9.104 ; ; -8.437 ; PS[1] ; Addr[21] ; C25M ; C25M ; 1.000 ; 0.000 ; 9.104 ; ; -8.437 ; PS[1] ; Addr[22] ; C25M ; C25M ; 1.000 ; 0.000 ; 9.104 ; ; -8.398 ; PS[0] ; Addr[0] ; C25M ; C25M ; 1.000 ; 0.000 ; 9.065 ; ; -8.398 ; PS[0] ; Addr[1] ; C25M ; C25M ; 1.000 ; 0.000 ; 9.065 ; ; -8.398 ; PS[0] ; Addr[2] ; C25M ; C25M ; 1.000 ; 0.000 ; 9.065 ; ; -8.398 ; PS[0] ; Addr[3] ; C25M ; C25M ; 1.000 ; 0.000 ; 9.065 ; ; -8.398 ; PS[0] ; Addr[4] ; C25M ; C25M ; 1.000 ; 0.000 ; 9.065 ; ; -8.398 ; PS[0] ; Addr[5] ; C25M ; C25M ; 1.000 ; 0.000 ; 9.065 ; ; -8.398 ; PS[0] ; Addr[6] ; C25M ; C25M ; 1.000 ; 0.000 ; 9.065 ; ; -8.398 ; PS[0] ; Addr[7] ; C25M ; C25M ; 1.000 ; 0.000 ; 9.065 ; ; -8.396 ; nWEr ; Addr[23] ; PHI0 ; C25M ; 1.000 ; -2.758 ; 6.305 ; ; -8.396 ; nWEr ; Addr[16] ; PHI0 ; C25M ; 1.000 ; -2.758 ; 6.305 ; ; -8.396 ; nWEr ; Addr[17] ; PHI0 ; C25M ; 1.000 ; -2.758 ; 6.305 ; ; -8.396 ; nWEr ; Addr[18] ; PHI0 ; C25M ; 1.000 ; -2.758 ; 6.305 ; ; -8.396 ; nWEr ; Addr[19] ; PHI0 ; C25M ; 1.000 ; -2.758 ; 6.305 ; ; -8.396 ; nWEr ; Addr[20] ; PHI0 ; C25M ; 1.000 ; -2.758 ; 6.305 ; ; -8.396 ; nWEr ; Addr[21] ; PHI0 ; C25M ; 1.000 ; -2.758 ; 6.305 ; ; -8.396 ; nWEr ; Addr[22] ; PHI0 ; C25M ; 1.000 ; -2.758 ; 6.305 ; ; -8.238 ; PS[1] ; IS.state_bit_1 ; C25M ; C25M ; 1.000 ; 0.000 ; 8.905 ; ; -8.207 ; PS[2] ; Addr[0] ; C25M ; C25M ; 1.000 ; 0.000 ; 8.874 ; ; -8.207 ; PS[2] ; Addr[1] ; C25M ; C25M ; 1.000 ; 0.000 ; 8.874 ; ; -8.207 ; PS[2] ; Addr[2] ; C25M ; C25M ; 1.000 ; 0.000 ; 8.874 ; ; -8.207 ; PS[2] ; Addr[3] ; C25M ; C25M ; 1.000 ; 0.000 ; 8.874 ; ; -8.207 ; PS[2] ; Addr[4] ; C25M ; C25M ; 1.000 ; 0.000 ; 8.874 ; ; -8.207 ; PS[2] ; Addr[5] ; C25M ; C25M ; 1.000 ; 0.000 ; 8.874 ; ; -8.207 ; PS[2] ; Addr[6] ; C25M ; C25M ; 1.000 ; 0.000 ; 8.874 ; ; -8.207 ; PS[2] ; Addr[7] ; C25M ; C25M ; 1.000 ; 0.000 ; 8.874 ; ; -8.193 ; IS.state_bit_0 ; SA[3]~reg0 ; C25M ; C25M ; 1.000 ; 0.000 ; 8.860 ; ; -8.182 ; RAMSpecSELr ; SA[1]~reg0 ; PHI0 ; C25M ; 1.000 ; -2.758 ; 6.091 ; ; -8.150 ; LS[10] ; IS.state_bit_2 ; C25M ; C25M ; 1.000 ; 0.000 ; 8.817 ; ; -8.111 ; LS[10] ; IS.state_bit_0 ; C25M ; C25M ; 1.000 ; 0.000 ; 8.778 ; ; -8.071 ; PS[0] ; SA[3]~reg0 ; C25M ; C25M ; 1.000 ; 0.000 ; 8.738 ; ; -8.036 ; IS.state_bit_0 ; SA[2]~reg0 ; C25M ; C25M ; 1.000 ; 0.000 ; 8.703 ; ; -8.029 ; IS.state_bit_0 ; SA[4]~reg0 ; C25M ; C25M ; 1.000 ; 0.000 ; 8.696 ; ; -8.025 ; nWEr ; SDOE ; PHI0 ; C25M ; 1.000 ; -2.758 ; 5.934 ; ; -8.016 ; IS.state_bit_0 ; SA[0]~reg0 ; C25M ; C25M ; 1.000 ; 0.000 ; 8.683 ; ; -8.009 ; PS[2] ; RCKE~reg0 ; C25M ; C25M ; 1.000 ; 0.000 ; 8.676 ; ; -8.008 ; IS.state_bit_0 ; SA[6]~reg0 ; C25M ; C25M ; 1.000 ; 0.000 ; 8.675 ; ; -8.003 ; LS[8] ; IS.state_bit_2 ; C25M ; C25M ; 1.000 ; 0.000 ; 8.670 ; ; -7.990 ; IS.state_bit_1 ; SA[5]~reg0 ; C25M ; C25M ; 1.000 ; 0.000 ; 8.657 ; ; -7.989 ; PS[3] ; Addr[0] ; C25M ; C25M ; 1.000 ; 0.000 ; 8.656 ; ; -7.989 ; PS[3] ; Addr[1] ; C25M ; C25M ; 1.000 ; 0.000 ; 8.656 ; ; -7.989 ; PS[3] ; Addr[2] ; C25M ; C25M ; 1.000 ; 0.000 ; 8.656 ; ; -7.989 ; PS[3] ; Addr[3] ; C25M ; C25M ; 1.000 ; 0.000 ; 8.656 ; ; -7.989 ; PS[3] ; Addr[4] ; C25M ; C25M ; 1.000 ; 0.000 ; 8.656 ; ; -7.989 ; PS[3] ; Addr[5] ; C25M ; C25M ; 1.000 ; 0.000 ; 8.656 ; ; -7.989 ; PS[3] ; Addr[6] ; C25M ; C25M ; 1.000 ; 0.000 ; 8.656 ; ; -7.989 ; PS[3] ; Addr[7] ; C25M ; C25M ; 1.000 ; 0.000 ; 8.656 ; ; -7.980 ; PS[0] ; Addr[23] ; C25M ; C25M ; 1.000 ; 0.000 ; 8.647 ; ; -7.980 ; PS[0] ; Addr[16] ; C25M ; C25M ; 1.000 ; 0.000 ; 8.647 ; ; -7.980 ; PS[0] ; Addr[17] ; C25M ; C25M ; 1.000 ; 0.000 ; 8.647 ; ; -7.980 ; PS[0] ; Addr[18] ; C25M ; C25M ; 1.000 ; 0.000 ; 8.647 ; ; -7.980 ; PS[0] ; Addr[19] ; C25M ; C25M ; 1.000 ; 0.000 ; 8.647 ; ; -7.980 ; PS[0] ; Addr[20] ; C25M ; C25M ; 1.000 ; 0.000 ; 8.647 ; ; -7.980 ; PS[0] ; Addr[21] ; C25M ; C25M ; 1.000 ; 0.000 ; 8.647 ; ; -7.980 ; PS[0] ; Addr[22] ; C25M ; C25M ; 1.000 ; 0.000 ; 8.647 ; ; -7.964 ; LS[8] ; IS.state_bit_0 ; C25M ; C25M ; 1.000 ; 0.000 ; 8.631 ; ; -7.957 ; PS[1] ; RCKE~reg0 ; C25M ; C25M ; 1.000 ; 0.000 ; 8.624 ; ; -7.953 ; IS.state_bit_0 ; SA[10]~reg0 ; C25M ; C25M ; 1.000 ; 0.000 ; 8.620 ; ; -7.945 ; PS[0] ; WRD[1] ; C25M ; C25M ; 1.000 ; 0.000 ; 8.612 ; +--------+----------------+----------------+--------------+-------------+--------------+------------+------------+ +--------------------------------------------------------------------------------------------------------+ ; Setup: 'PHI0' ; +--------+-----------+-------------+--------------+-------------+--------------+------------+------------+ ; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ; +--------+-----------+-------------+--------------+-------------+--------------+------------+------------+ ; -1.302 ; Addr[23] ; RAMSpecSELr ; C25M ; PHI0 ; 1.000 ; 2.758 ; 4.727 ; ; -1.105 ; Addr[21] ; RAMSpecSELr ; C25M ; PHI0 ; 1.000 ; 2.758 ; 4.530 ; ; -0.987 ; Addr[22] ; RAMSpecSELr ; C25M ; PHI0 ; 1.000 ; 2.758 ; 4.412 ; ; -0.944 ; REGEN ; RAMSpecSELr ; C25M ; PHI0 ; 1.000 ; 2.758 ; 4.369 ; ; -0.566 ; Addr[20] ; RAMSpecSELr ; C25M ; PHI0 ; 1.000 ; 2.758 ; 3.991 ; +--------+-----------+-------------+--------------+-------------+--------------+------------+------------+ +-------------------------------------------------------------------------------------------------------+ ; Hold: 'PHI0' ; +-------+-----------+-------------+--------------+-------------+--------------+------------+------------+ ; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ; +-------+-----------+-------------+--------------+-------------+--------------+------------+------------+ ; 1.012 ; Addr[20] ; RAMSpecSELr ; C25M ; PHI0 ; 0.000 ; 2.758 ; 3.991 ; ; 1.242 ; Addr[23] ; RAMSpecSELr ; C25M ; PHI0 ; 0.000 ; 2.758 ; 4.221 ; ; 1.390 ; REGEN ; RAMSpecSELr ; C25M ; PHI0 ; 0.000 ; 2.758 ; 4.369 ; ; 1.433 ; Addr[22] ; RAMSpecSELr ; C25M ; PHI0 ; 0.000 ; 2.758 ; 4.412 ; ; 1.551 ; Addr[21] ; RAMSpecSELr ; C25M ; PHI0 ; 0.000 ; 2.758 ; 4.530 ; +-------+-----------+-------------+--------------+-------------+--------------+------------+------------+ +---------------------------------------------------------------------------------------------------------------+ ; Hold: 'C25M' ; +-------+----------------+----------------+--------------+-------------+--------------+------------+------------+ ; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ; +-------+----------------+----------------+--------------+-------------+--------------+------------+------------+ ; 1.288 ; PHI0 ; PHI0r1 ; PHI0 ; C25M ; 0.000 ; 3.458 ; 4.967 ; ; 1.398 ; nRESr0 ; nRESr ; C25M ; C25M ; 0.000 ; 0.000 ; 1.619 ; ; 1.650 ; nRESout~reg0 ; nRESout~reg0 ; C25M ; C25M ; 0.000 ; 0.000 ; 1.871 ; ; 1.679 ; IS.state_bit_2 ; MOSIOE ; C25M ; C25M ; 0.000 ; 0.000 ; 1.900 ; ; 1.718 ; PS[2] ; PS[3] ; C25M ; C25M ; 0.000 ; 0.000 ; 1.939 ; ; 1.784 ; PHI0r1 ; PHI0r2 ; C25M ; C25M ; 0.000 ; 0.000 ; 2.005 ; ; 1.788 ; PHI0 ; PHI0r1 ; PHI0 ; C25M ; -0.500 ; 3.458 ; 4.967 ; ; 1.935 ; LS[0] ; LS[0] ; C25M ; C25M ; 0.000 ; 0.000 ; 2.156 ; ; 2.107 ; LS[7] ; LS[7] ; C25M ; C25M ; 0.000 ; 0.000 ; 2.328 ; ; 2.108 ; Addr[15] ; Addr[15] ; C25M ; C25M ; 0.000 ; 0.000 ; 2.329 ; ; 2.117 ; Addr[1] ; Addr[1] ; C25M ; C25M ; 0.000 ; 0.000 ; 2.338 ; ; 2.117 ; Addr[2] ; Addr[2] ; C25M ; C25M ; 0.000 ; 0.000 ; 2.338 ; ; 2.125 ; Addr[16] ; Addr[16] ; C25M ; C25M ; 0.000 ; 0.000 ; 2.346 ; ; 2.126 ; Addr[17] ; Addr[17] ; C25M ; C25M ; 0.000 ; 0.000 ; 2.347 ; ; 2.127 ; Addr[23] ; Addr[23] ; C25M ; C25M ; 0.000 ; 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Recovery: 'C25M' ; +--------+-----------+----------+--------------+-------------+--------------+------------+------------+ ; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ; +--------+-----------+----------+--------------+-------------+--------------+------------+------------+ ; -4.389 ; nRESr ; IOROMEN ; C25M ; C25M ; 1.000 ; 0.000 ; 5.056 ; ; -4.389 ; nRESr ; Addr[0] ; C25M ; C25M ; 1.000 ; 0.000 ; 5.056 ; ; -4.389 ; nRESr ; Addr[23] ; C25M ; C25M ; 1.000 ; 0.000 ; 5.056 ; ; -4.389 ; nRESr ; Addr[10] ; C25M ; C25M ; 1.000 ; 0.000 ; 5.056 ; ; -4.389 ; nRESr ; Addr[1] ; C25M ; C25M ; 1.000 ; 0.000 ; 5.056 ; ; -4.389 ; nRESr ; Addr[11] ; C25M ; C25M ; 1.000 ; 0.000 ; 5.056 ; ; -4.389 ; nRESr ; Addr[2] ; C25M ; C25M ; 1.000 ; 0.000 ; 5.056 ; ; -4.389 ; nRESr ; Addr[12] ; C25M ; C25M ; 1.000 ; 0.000 ; 5.056 ; ; -4.389 ; nRESr ; Bank ; C25M ; C25M ; 1.000 ; 0.000 ; 5.056 ; ; -4.389 ; nRESr ; Addr[3] ; C25M ; C25M ; 1.000 ; 0.000 ; 5.056 ; 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5.056 ; ; -4.389 ; nRESr ; Addr[22] ; C25M ; C25M ; 1.000 ; 0.000 ; 5.056 ; ; -4.389 ; nRESr ; REGEN ; C25M ; C25M ; 1.000 ; 0.000 ; 5.056 ; ; -4.389 ; nRESr ; AddrIncH ; C25M ; C25M ; 1.000 ; 0.000 ; 5.056 ; ; -4.389 ; nRESr ; AddrIncM ; C25M ; C25M ; 1.000 ; 0.000 ; 5.056 ; ; -4.389 ; nRESr ; AddrIncL ; C25M ; C25M ; 1.000 ; 0.000 ; 5.056 ; +--------+-----------+----------+--------------+-------------+--------------+------------+------------+ +----------------------------------------------------------------------------------------------------+ ; Removal: 'C25M' ; +-------+-----------+----------+--------------+-------------+--------------+------------+------------+ ; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ; +-------+-----------+----------+--------------+-------------+--------------+------------+------------+ ; 4.835 ; nRESr ; IOROMEN ; C25M ; C25M ; 0.000 ; 0.000 ; 5.056 ; ; 4.835 ; nRESr ; Addr[0] ; C25M ; C25M ; 0.000 ; 0.000 ; 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; 4.835 ; nRESr ; Addr[7] ; C25M ; C25M ; 0.000 ; 0.000 ; 5.056 ; ; 4.835 ; nRESr ; Addr[17] ; C25M ; C25M ; 0.000 ; 0.000 ; 5.056 ; ; 4.835 ; nRESr ; Addr[8] ; C25M ; C25M ; 0.000 ; 0.000 ; 5.056 ; ; 4.835 ; nRESr ; Addr[18] ; C25M ; C25M ; 0.000 ; 0.000 ; 5.056 ; ; 4.835 ; nRESr ; Addr[9] ; C25M ; C25M ; 0.000 ; 0.000 ; 5.056 ; ; 4.835 ; nRESr ; Addr[19] ; C25M ; C25M ; 0.000 ; 0.000 ; 5.056 ; ; 4.835 ; nRESr ; Addr[20] ; C25M ; C25M ; 0.000 ; 0.000 ; 5.056 ; ; 4.835 ; nRESr ; Addr[21] ; C25M ; C25M ; 0.000 ; 0.000 ; 5.056 ; ; 4.835 ; nRESr ; Addr[22] ; C25M ; C25M ; 0.000 ; 0.000 ; 5.056 ; ; 4.835 ; nRESr ; REGEN ; C25M ; C25M ; 0.000 ; 0.000 ; 5.056 ; ; 4.835 ; nRESr ; AddrIncH ; C25M ; C25M ; 0.000 ; 0.000 ; 5.056 ; ; 4.835 ; nRESr ; AddrIncM ; C25M ; C25M ; 0.000 ; 0.000 ; 5.056 ; ; 4.835 ; nRESr ; AddrIncL ; C25M ; C25M ; 0.000 ; 0.000 ; 5.056 ; +-------+-----------+----------+--------------+-------------+--------------+------------+------------+ +-------------------------------------------------------------------------------------------------+ ; Minimum Pulse Width: 'C25M' ; +--------+--------------+----------------+------------------+-------+------------+----------------+ ; Slack ; Actual Width ; Required Width ; Type ; Clock ; Clock Edge ; Target ; +--------+--------------+----------------+------------------+-------+------------+----------------+ ; -2.289 ; 1.000 ; 3.289 ; Port Rate ; C25M ; Rise ; C25M ; ; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; C25M ; Rise ; AddrIncH ; ; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; C25M ; Rise ; AddrIncH ; ; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; C25M ; Rise ; AddrIncL ; ; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; C25M ; Rise ; AddrIncL ; ; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; C25M ; Rise ; AddrIncM ; ; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; C25M ; Rise ; AddrIncM ; ; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; C25M ; Rise ; Addr[0] ; ; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; C25M ; Rise ; Addr[0] ; ; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; C25M ; Rise ; Addr[10] ; ; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; C25M ; Rise ; Addr[10] ; ; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; C25M ; Rise ; Addr[11] ; ; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; C25M ; Rise ; Addr[11] ; ; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; C25M ; Rise ; Addr[12] ; ; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; C25M ; Rise ; Addr[12] ; ; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; C25M ; Rise ; Addr[13] ; ; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; C25M ; Rise ; Addr[13] ; ; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; C25M ; Rise ; Addr[14] ; ; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; C25M ; Rise ; Addr[14] ; ; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; C25M ; Rise ; Addr[15] ; ; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; C25M ; Rise ; Addr[15] ; ; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; C25M ; Rise ; Addr[16] ; ; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; C25M ; Rise ; Addr[16] ; ; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; C25M ; Rise ; Addr[17] ; ; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; C25M ; Rise ; Addr[17] ; ; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; C25M ; Rise ; Addr[18] ; ; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; C25M ; Rise ; Addr[18] ; ; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; C25M ; Rise ; Addr[19] ; ; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; C25M ; Rise ; Addr[19] ; ; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; C25M ; Rise ; Addr[1] ; ; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; C25M ; Rise ; Addr[1] ; ; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; C25M ; Rise ; Addr[20] ; ; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; C25M ; Rise ; Addr[20] ; ; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; C25M ; Rise ; Addr[21] ; ; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; C25M ; Rise ; Addr[21] ; ; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; C25M ; Rise ; Addr[22] ; ; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; C25M ; Rise ; Addr[22] ; ; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; C25M ; Rise ; Addr[23] ; ; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; C25M ; Rise ; Addr[23] ; ; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; C25M ; Rise ; Addr[2] ; ; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; C25M ; Rise ; Addr[2] ; ; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; C25M ; Rise ; Addr[3] ; ; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; C25M ; Rise ; Addr[3] ; ; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; C25M ; Rise ; Addr[4] ; ; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; C25M ; Rise ; Addr[4] ; ; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; C25M ; Rise ; Addr[5] ; ; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; C25M ; Rise ; Addr[5] ; ; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; C25M ; Rise ; Addr[6] ; ; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; C25M ; Rise ; Addr[6] ; ; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; C25M ; Rise ; Addr[7] ; ; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; C25M ; Rise ; Addr[7] ; ; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; C25M ; Rise ; Addr[8] ; ; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; C25M ; Rise ; Addr[8] ; ; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; C25M ; Rise ; Addr[9] ; ; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; C25M ; Rise ; Addr[9] ; ; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; C25M ; Rise ; Bank ; ; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; C25M ; Rise ; Bank ; ; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; C25M ; Rise ; DQMH~reg0 ; ; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; C25M ; Rise ; DQMH~reg0 ; ; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; C25M ; Rise ; DQML~reg0 ; ; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; C25M ; Rise ; DQML~reg0 ; ; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; C25M ; Rise ; FCK~reg0 ; ; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; C25M ; Rise ; FCK~reg0 ; ; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; C25M ; Rise ; FCS ; ; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; C25M ; Rise ; FCS ; ; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; C25M ; Rise ; IOROMEN ; ; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; C25M ; Rise ; IOROMEN ; ; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; C25M ; Rise ; IS.state_bit_0 ; ; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; C25M ; Rise ; IS.state_bit_0 ; ; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; C25M ; Rise ; IS.state_bit_1 ; ; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; C25M ; Rise ; IS.state_bit_1 ; ; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; C25M ; Rise ; IS.state_bit_2 ; ; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; C25M ; Rise ; IS.state_bit_2 ; ; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; C25M ; Rise ; LS[0] ; ; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; C25M ; Rise ; LS[0] ; ; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; C25M ; Rise ; LS[10] ; ; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; C25M ; Rise ; LS[10] ; ; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; C25M ; Rise ; LS[11] ; ; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; C25M ; Rise ; LS[11] ; ; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; C25M ; Rise ; LS[12] ; ; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; C25M ; Rise ; LS[12] ; ; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; C25M ; Rise ; LS[13] ; ; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; C25M ; Rise ; LS[13] ; ; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; C25M ; Rise ; LS[1] ; ; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; C25M ; Rise ; LS[1] ; ; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; C25M ; Rise ; LS[2] ; ; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; C25M ; Rise ; LS[2] ; ; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; C25M ; Rise ; LS[3] ; ; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; C25M ; Rise ; LS[3] ; ; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; C25M ; Rise ; LS[4] ; ; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; C25M ; Rise ; LS[4] ; ; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; C25M ; Rise ; LS[5] ; ; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; C25M ; Rise ; LS[5] ; ; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; C25M ; Rise ; LS[6] ; ; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; C25M ; Rise ; LS[6] ; ; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; C25M ; Rise ; LS[7] ; ; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; C25M ; Rise ; LS[7] ; ; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; C25M ; Rise ; LS[8] ; ; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; C25M ; Rise ; LS[8] ; ; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; C25M ; Rise ; LS[9] ; +--------+--------------+----------------+------------------+-------+------------+----------------+ +--------------------------------------------------------------------------------------------------+ ; Minimum Pulse Width: 'PHI0' ; +--------+--------------+----------------+------------------+-------+------------+-----------------+ ; Slack ; Actual Width ; Required Width ; Type ; Clock ; Clock Edge ; Target ; +--------+--------------+----------------+------------------+-------+------------+-----------------+ ; -2.289 ; 1.000 ; 3.289 ; Port Rate ; PHI0 ; Rise ; PHI0 ; ; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; PHI0 ; Rise ; RAMSpecSELr ; ; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; PHI0 ; Rise ; RAMSpecSELr ; ; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; PHI0 ; Rise ; ROMSpecSELr ; ; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; PHI0 ; Rise ; ROMSpecSELr ; ; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; PHI0 ; Rise ; nWEr ; ; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; PHI0 ; Rise ; nWEr ; ; 0.500 ; 0.500 ; 0.000 ; High Pulse Width ; PHI0 ; Rise ; PHI0|combout ; ; 0.500 ; 0.500 ; 0.000 ; Low Pulse Width ; PHI0 ; Rise ; PHI0|combout ; ; 0.500 ; 0.500 ; 0.000 ; High Pulse Width ; PHI0 ; Rise ; RAMSpecSELr|clk ; ; 0.500 ; 0.500 ; 0.000 ; Low Pulse Width ; PHI0 ; Rise ; RAMSpecSELr|clk ; ; 0.500 ; 0.500 ; 0.000 ; High Pulse Width ; PHI0 ; Rise ; ROMSpecSELr|clk ; ; 0.500 ; 0.500 ; 0.000 ; Low Pulse Width ; PHI0 ; Rise ; ROMSpecSELr|clk ; ; 0.500 ; 0.500 ; 0.000 ; High Pulse Width ; PHI0 ; Rise ; nWEr|clk ; ; 0.500 ; 0.500 ; 0.000 ; Low Pulse Width ; PHI0 ; Rise ; nWEr|clk ; +--------+--------------+----------------+------------------+-------+------------+-----------------+ +-------------------------------------------------------------------------+ ; Setup Times ; +-----------+------------+--------+--------+------------+-----------------+ ; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ; +-----------+------------+--------+--------+------------+-----------------+ ; MISO ; C25M ; 3.628 ; 3.628 ; Rise ; C25M ; ; MOSI ; C25M ; 3.134 ; 3.134 ; Rise ; C25M ; ; PHI0 ; C25M ; 1.842 ; 1.842 ; Rise ; C25M ; ; RA[*] ; C25M ; 14.446 ; 14.446 ; Rise ; C25M ; ; RA[0] ; C25M ; 12.244 ; 12.244 ; Rise ; C25M ; ; RA[1] ; C25M ; 9.346 ; 9.346 ; Rise ; C25M ; ; RA[2] ; C25M ; 10.786 ; 10.786 ; Rise ; C25M ; ; RA[3] ; C25M ; 9.186 ; 9.186 ; Rise ; C25M ; ; RA[4] ; C25M ; 7.558 ; 7.558 ; Rise ; C25M ; ; RA[5] ; C25M ; 7.386 ; 7.386 ; Rise ; C25M ; ; RA[6] ; C25M ; 7.283 ; 7.283 ; Rise ; C25M ; ; RA[7] ; C25M ; 10.628 ; 10.628 ; Rise ; C25M ; ; RA[8] ; C25M ; 12.243 ; 12.243 ; Rise ; C25M ; ; RA[9] ; C25M ; 12.435 ; 12.435 ; Rise ; C25M ; ; RA[10] ; C25M ; 14.446 ; 14.446 ; Rise ; C25M ; ; RA[11] ; C25M ; 12.093 ; 12.093 ; Rise ; C25M ; ; RA[12] ; C25M ; 13.202 ; 13.202 ; Rise ; C25M ; ; RA[13] ; C25M ; 13.318 ; 13.318 ; Rise ; C25M ; ; RA[14] ; C25M ; 12.169 ; 12.169 ; Rise ; C25M ; ; RA[15] ; C25M ; 12.339 ; 12.339 ; Rise ; C25M ; ; RD[*] ; C25M ; 7.952 ; 7.952 ; Rise ; C25M ; ; RD[0] ; C25M ; 7.952 ; 7.952 ; Rise ; C25M ; ; RD[1] ; C25M ; 4.445 ; 4.445 ; Rise ; C25M ; ; RD[2] ; C25M ; 3.282 ; 3.282 ; Rise ; C25M ; ; RD[3] ; C25M ; 4.945 ; 4.945 ; Rise ; C25M ; ; RD[4] ; C25M ; 5.326 ; 5.326 ; Rise ; C25M ; ; RD[5] ; C25M ; 3.190 ; 3.190 ; Rise ; C25M ; ; RD[6] ; C25M ; 3.265 ; 3.265 ; Rise ; C25M ; ; RD[7] ; C25M ; 5.333 ; 5.333 ; Rise ; C25M ; ; SD[*] ; C25M ; 3.881 ; 3.881 ; Rise ; C25M ; ; SD[0] ; C25M ; 3.314 ; 3.314 ; Rise ; C25M ; ; SD[1] ; C25M ; 3.881 ; 3.881 ; Rise ; C25M ; ; SD[2] ; C25M ; 3.035 ; 3.035 ; Rise ; C25M ; ; SD[3] ; C25M ; 3.343 ; 3.343 ; Rise ; C25M ; ; SD[4] ; C25M ; 3.705 ; 3.705 ; Rise ; C25M ; ; SD[5] ; C25M ; 3.013 ; 3.013 ; Rise ; C25M ; ; SD[6] ; C25M ; 3.156 ; 3.156 ; Rise ; C25M ; ; SD[7] ; C25M ; 3.101 ; 3.101 ; Rise ; C25M ; ; SetFW[*] ; C25M ; 11.106 ; 11.106 ; Rise ; C25M ; ; SetFW[0] ; C25M ; 9.884 ; 9.884 ; Rise ; C25M ; ; SetFW[1] ; C25M ; 11.106 ; 11.106 ; Rise ; C25M ; ; nDEVSEL ; C25M ; 9.577 ; 9.577 ; Rise ; C25M ; ; nIOSEL ; C25M ; 3.234 ; 3.234 ; Rise ; C25M ; ; nIOSTRB ; C25M ; 5.830 ; 5.830 ; Rise ; C25M ; ; nRES ; C25M ; 4.742 ; 4.742 ; Rise ; C25M ; ; RA[*] ; PHI0 ; 8.035 ; 8.035 ; Rise ; PHI0 ; ; RA[0] ; PHI0 ; 0.797 ; 0.797 ; Rise ; PHI0 ; ; RA[1] ; PHI0 ; 0.737 ; 0.737 ; Rise ; PHI0 ; ; RA[2] ; PHI0 ; 4.375 ; 4.375 ; Rise ; PHI0 ; ; RA[3] ; PHI0 ; 2.775 ; 2.775 ; Rise ; PHI0 ; ; RA[7] ; PHI0 ; 4.217 ; 4.217 ; Rise ; PHI0 ; ; RA[8] ; PHI0 ; 5.832 ; 5.832 ; Rise ; PHI0 ; ; RA[9] ; PHI0 ; 6.024 ; 6.024 ; Rise ; PHI0 ; ; RA[10] ; PHI0 ; 8.035 ; 8.035 ; Rise ; PHI0 ; ; RA[11] ; PHI0 ; 5.682 ; 5.682 ; Rise ; PHI0 ; ; RA[12] ; PHI0 ; 6.791 ; 6.791 ; Rise ; PHI0 ; ; RA[13] ; PHI0 ; 6.907 ; 6.907 ; Rise ; PHI0 ; ; RA[14] ; PHI0 ; 5.758 ; 5.758 ; Rise ; PHI0 ; ; RA[15] ; PHI0 ; 5.928 ; 5.928 ; Rise ; PHI0 ; ; SetFW[*] ; PHI0 ; 1.906 ; 1.906 ; Rise ; PHI0 ; ; SetFW[0] ; PHI0 ; 1.744 ; 1.744 ; Rise ; PHI0 ; ; SetFW[1] ; PHI0 ; 1.906 ; 1.906 ; Rise ; PHI0 ; ; nWE ; PHI0 ; 0.488 ; 0.488 ; Rise ; PHI0 ; +-----------+------------+--------+--------+------------+-----------------+ +---------------------------------------------------------------------------+ ; Hold Times ; +-----------+------------+---------+---------+------------+-----------------+ ; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ; +-----------+------------+---------+---------+------------+-----------------+ ; MISO ; C25M ; -3.074 ; -3.074 ; Rise ; C25M ; ; MOSI ; C25M ; -2.580 ; -2.580 ; Rise ; C25M ; ; PHI0 ; C25M ; -1.288 ; -1.288 ; Rise ; C25M ; ; RA[*] ; C25M ; -3.928 ; -3.928 ; Rise ; C25M ; ; RA[0] ; C25M ; -4.918 ; -4.918 ; Rise ; C25M ; ; RA[1] ; C25M ; -4.935 ; -4.935 ; Rise ; C25M ; ; RA[2] ; C25M ; -4.605 ; -4.605 ; Rise ; C25M ; ; RA[3] ; C25M ; -6.231 ; -6.231 ; Rise ; C25M ; ; RA[4] ; C25M ; -6.105 ; -6.105 ; Rise ; C25M ; ; RA[5] ; C25M ; -5.742 ; -5.742 ; Rise ; C25M ; ; RA[6] ; C25M ; -5.229 ; -5.229 ; Rise ; C25M ; ; RA[7] ; C25M ; -6.491 ; -6.491 ; Rise ; C25M ; ; RA[8] ; C25M ; -5.819 ; -5.819 ; Rise ; C25M ; ; RA[9] ; C25M ; -6.243 ; -6.243 ; Rise ; C25M ; ; RA[10] ; C25M ; -5.745 ; -5.745 ; Rise ; C25M ; ; RA[11] ; C25M ; -3.928 ; -3.928 ; Rise ; C25M ; ; RA[12] ; C25M ; -9.999 ; -9.999 ; Rise ; C25M ; ; RA[13] ; C25M ; -10.115 ; -10.115 ; Rise ; C25M ; ; RA[14] ; C25M ; -8.966 ; -8.966 ; Rise ; C25M ; ; RA[15] ; C25M ; -9.136 ; -9.136 ; Rise ; C25M ; ; RD[*] ; C25M ; -1.915 ; -1.915 ; Rise ; C25M ; ; RD[0] ; C25M ; -2.139 ; -2.139 ; Rise ; C25M ; ; RD[1] ; C25M ; -2.095 ; -2.095 ; Rise ; C25M ; ; RD[2] ; C25M ; -1.915 ; -1.915 ; Rise ; C25M ; ; RD[3] ; C25M ; -2.074 ; -2.074 ; Rise ; C25M ; ; RD[4] ; C25M ; -2.111 ; -2.111 ; Rise ; C25M ; ; RD[5] ; C25M ; -2.050 ; -2.050 ; Rise ; C25M ; ; RD[6] ; C25M ; -2.646 ; -2.646 ; Rise ; C25M ; ; RD[7] ; C25M ; -2.403 ; -2.403 ; Rise ; C25M ; ; SD[*] ; C25M ; -2.459 ; -2.459 ; Rise ; C25M ; ; SD[0] ; C25M ; -2.760 ; -2.760 ; Rise ; C25M ; ; SD[1] ; C25M ; -3.327 ; -3.327 ; Rise ; C25M ; ; SD[2] ; C25M ; -2.481 ; -2.481 ; Rise ; C25M ; ; SD[3] ; C25M ; -2.789 ; -2.789 ; Rise ; C25M ; ; SD[4] ; C25M ; -3.151 ; -3.151 ; Rise ; C25M ; ; SD[5] ; C25M ; -2.459 ; -2.459 ; Rise ; C25M ; ; SD[6] ; C25M ; -2.602 ; -2.602 ; Rise ; C25M ; ; SD[7] ; C25M ; -2.547 ; -2.547 ; Rise ; C25M ; ; SetFW[*] ; C25M ; -2.655 ; -2.655 ; Rise ; C25M ; ; SetFW[0] ; C25M ; -2.983 ; -2.983 ; Rise ; C25M ; ; SetFW[1] ; C25M ; -2.655 ; -2.655 ; Rise ; C25M ; ; nDEVSEL ; C25M ; -2.932 ; -2.932 ; Rise ; C25M ; ; nIOSEL ; C25M ; -2.343 ; -2.343 ; Rise ; C25M ; ; nIOSTRB ; C25M ; -4.377 ; -4.377 ; Rise ; C25M ; ; nRES ; C25M ; -4.188 ; -4.188 ; Rise ; C25M ; ; RA[*] ; PHI0 ; -0.183 ; -0.183 ; Rise ; PHI0 ; ; RA[0] ; PHI0 ; -0.243 ; -0.243 ; Rise ; PHI0 ; ; RA[1] ; PHI0 ; -0.183 ; -0.183 ; Rise ; PHI0 ; ; RA[2] ; PHI0 ; -3.821 ; -3.821 ; Rise ; PHI0 ; ; RA[3] ; PHI0 ; -2.221 ; -2.221 ; Rise ; PHI0 ; ; RA[7] ; PHI0 ; -3.663 ; -3.663 ; Rise ; PHI0 ; ; RA[8] ; PHI0 ; -2.586 ; -2.586 ; Rise ; PHI0 ; ; RA[9] ; PHI0 ; -2.778 ; -2.778 ; Rise ; PHI0 ; ; RA[10] ; PHI0 ; -4.789 ; -4.789 ; Rise ; PHI0 ; ; RA[11] ; PHI0 ; -2.436 ; -2.436 ; Rise ; PHI0 ; ; RA[12] ; PHI0 ; -3.708 ; -3.708 ; Rise ; PHI0 ; ; RA[13] ; PHI0 ; -3.824 ; -3.824 ; Rise ; PHI0 ; ; RA[14] ; PHI0 ; -2.675 ; -2.675 ; Rise ; PHI0 ; ; RA[15] ; PHI0 ; -2.845 ; -2.845 ; Rise ; PHI0 ; ; SetFW[*] ; PHI0 ; -1.190 ; -1.190 ; Rise ; PHI0 ; ; SetFW[0] ; PHI0 ; -1.190 ; -1.190 ; Rise ; PHI0 ; ; SetFW[1] ; PHI0 ; -1.352 ; -1.352 ; Rise ; PHI0 ; ; nWE ; PHI0 ; 0.066 ; 0.066 ; Rise ; PHI0 ; +-----------+------------+---------+---------+------------+-----------------+ +-------------------------------------------------------------------------+ ; Clock to Output Times ; +-----------+------------+--------+--------+------------+-----------------+ ; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ; +-----------+------------+--------+--------+------------+-----------------+ ; DQMH ; C25M ; 10.022 ; 10.022 ; Rise ; C25M ; ; DQML ; C25M ; 9.946 ; 9.946 ; Rise ; C25M ; ; FCK ; C25M ; 7.598 ; 7.598 ; Rise ; C25M ; ; MOSI ; C25M ; 8.888 ; 8.888 ; Rise ; C25M ; ; RCKE ; C25M ; 8.328 ; 8.328 ; Rise ; C25M ; ; RD[*] ; C25M ; 8.814 ; 8.814 ; Rise ; C25M ; ; RD[0] ; C25M ; 8.712 ; 8.712 ; Rise ; C25M ; ; RD[1] ; C25M ; 8.756 ; 8.756 ; Rise ; C25M ; ; RD[2] ; C25M ; 8.734 ; 8.734 ; Rise ; C25M ; ; RD[3] ; C25M ; 8.759 ; 8.759 ; Rise ; C25M ; ; RD[4] ; C25M ; 8.399 ; 8.399 ; Rise ; C25M ; ; RD[5] ; C25M ; 8.314 ; 8.314 ; Rise ; C25M ; ; RD[6] ; C25M ; 8.433 ; 8.433 ; Rise ; C25M ; ; RD[7] ; C25M ; 8.814 ; 8.814 ; Rise ; C25M ; ; RDdir ; C25M ; 12.952 ; 12.952 ; Rise ; C25M ; ; SA[*] ; C25M ; 8.981 ; 8.981 ; Rise ; C25M ; ; SA[0] ; C25M ; 8.671 ; 8.671 ; Rise ; C25M ; ; SA[1] ; C25M ; 8.812 ; 8.812 ; Rise ; C25M ; ; SA[2] ; C25M ; 8.981 ; 8.981 ; Rise ; C25M ; ; SA[3] ; C25M ; 8.095 ; 8.095 ; Rise ; C25M ; ; SA[4] ; C25M ; 8.105 ; 8.105 ; Rise ; C25M ; ; SA[5] ; C25M ; 8.250 ; 8.250 ; Rise ; C25M ; ; SA[6] ; C25M ; 8.122 ; 8.122 ; Rise ; C25M ; ; SA[7] ; C25M ; 8.125 ; 8.125 ; Rise ; C25M ; ; SA[8] ; C25M ; 8.264 ; 8.264 ; Rise ; C25M ; ; SA[9] ; C25M ; 8.746 ; 8.746 ; Rise ; C25M ; ; SA[10] ; C25M ; 8.454 ; 8.454 ; Rise ; C25M ; ; SA[11] ; C25M ; 8.204 ; 8.204 ; Rise ; C25M ; ; SA[12] ; C25M ; 8.825 ; 8.825 ; Rise ; C25M ; ; SBA[*] ; C25M ; 8.250 ; 8.250 ; Rise ; C25M ; ; SBA[0] ; C25M ; 7.556 ; 7.556 ; Rise ; C25M ; ; SBA[1] ; C25M ; 8.250 ; 8.250 ; Rise ; C25M ; ; SD[*] ; C25M ; 12.597 ; 12.597 ; Rise ; C25M ; ; SD[0] ; C25M ; 8.735 ; 8.735 ; Rise ; C25M ; ; SD[1] ; C25M ; 8.691 ; 8.691 ; Rise ; C25M ; ; SD[2] ; C25M ; 8.215 ; 8.215 ; Rise ; C25M ; ; SD[3] ; C25M ; 9.967 ; 9.967 ; Rise ; C25M ; ; SD[4] ; C25M ; 8.709 ; 8.709 ; Rise ; C25M ; ; SD[5] ; C25M ; 12.597 ; 12.597 ; Rise ; C25M ; ; SD[6] ; C25M ; 8.580 ; 8.580 ; Rise ; C25M ; ; SD[7] ; C25M ; 8.801 ; 8.801 ; Rise ; C25M ; ; nCAS ; C25M ; 8.427 ; 8.427 ; Rise ; C25M ; ; nFCS ; C25M ; 6.964 ; 6.964 ; Rise ; C25M ; ; nRAS ; C25M ; 8.315 ; 8.315 ; Rise ; C25M ; ; nRCS ; C25M ; 8.834 ; 8.834 ; Rise ; C25M ; ; nRESout ; C25M ; 8.019 ; 8.019 ; Rise ; C25M ; ; nSWE ; C25M ; 7.580 ; 7.580 ; Rise ; C25M ; ; RDdir ; PHI0 ; 9.713 ; 9.713 ; Rise ; PHI0 ; ; RDdir ; PHI0 ; 9.713 ; 9.713 ; Fall ; PHI0 ; +-----------+------------+--------+--------+------------+-----------------+ +-------------------------------------------------------------------------+ ; Minimum Clock to Output Times ; +-----------+------------+--------+--------+------------+-----------------+ ; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ; +-----------+------------+--------+--------+------------+-----------------+ ; DQMH ; C25M ; 10.022 ; 10.022 ; Rise ; C25M ; ; DQML ; C25M ; 9.946 ; 9.946 ; Rise ; C25M ; ; FCK ; C25M ; 7.598 ; 7.598 ; Rise ; C25M ; ; MOSI ; C25M ; 8.888 ; 8.888 ; Rise ; C25M ; ; RCKE ; C25M ; 8.328 ; 8.328 ; Rise ; C25M ; ; RD[*] ; C25M ; 8.314 ; 8.314 ; Rise ; C25M ; ; RD[0] ; C25M ; 8.712 ; 8.712 ; Rise ; C25M ; ; RD[1] ; C25M ; 8.756 ; 8.756 ; Rise ; C25M ; ; RD[2] ; C25M ; 8.734 ; 8.734 ; Rise ; C25M ; ; RD[3] ; C25M ; 8.759 ; 8.759 ; Rise ; C25M ; ; RD[4] ; C25M ; 8.399 ; 8.399 ; Rise ; C25M ; ; RD[5] ; C25M ; 8.314 ; 8.314 ; Rise ; C25M ; ; RD[6] ; C25M ; 8.433 ; 8.433 ; Rise ; C25M ; ; RD[7] ; C25M ; 8.814 ; 8.814 ; Rise ; C25M ; ; RDdir ; C25M ; 9.306 ; 9.306 ; Rise ; C25M ; ; SA[*] ; C25M ; 8.095 ; 8.095 ; Rise ; C25M ; ; SA[0] ; C25M ; 8.671 ; 8.671 ; Rise ; C25M ; ; SA[1] ; C25M ; 8.812 ; 8.812 ; Rise ; C25M ; ; SA[2] ; C25M ; 8.981 ; 8.981 ; Rise ; C25M ; ; SA[3] ; C25M ; 8.095 ; 8.095 ; Rise ; C25M ; ; SA[4] ; C25M ; 8.105 ; 8.105 ; Rise ; C25M ; ; SA[5] ; C25M ; 8.250 ; 8.250 ; Rise ; C25M ; ; SA[6] ; C25M ; 8.122 ; 8.122 ; Rise ; C25M ; ; SA[7] ; C25M ; 8.125 ; 8.125 ; Rise ; C25M ; ; SA[8] ; C25M ; 8.264 ; 8.264 ; Rise ; C25M ; ; SA[9] ; C25M ; 8.746 ; 8.746 ; Rise ; C25M ; ; SA[10] ; C25M ; 8.454 ; 8.454 ; Rise ; C25M ; ; SA[11] ; C25M ; 8.204 ; 8.204 ; Rise ; C25M ; ; SA[12] ; C25M ; 8.825 ; 8.825 ; Rise ; C25M ; ; SBA[*] ; C25M ; 7.556 ; 7.556 ; Rise ; C25M ; ; SBA[0] ; C25M ; 7.556 ; 7.556 ; Rise ; C25M ; ; SBA[1] ; C25M ; 8.250 ; 8.250 ; Rise ; C25M ; ; SD[*] ; C25M ; 8.215 ; 8.215 ; Rise ; C25M ; ; SD[0] ; C25M ; 8.735 ; 8.735 ; Rise ; C25M ; ; SD[1] ; C25M ; 8.691 ; 8.691 ; Rise ; C25M ; ; SD[2] ; C25M ; 8.215 ; 8.215 ; Rise ; C25M ; ; SD[3] ; C25M ; 9.967 ; 9.967 ; Rise ; C25M ; ; SD[4] ; C25M ; 8.709 ; 8.709 ; Rise ; C25M ; ; SD[5] ; C25M ; 12.597 ; 12.597 ; Rise ; C25M ; ; SD[6] ; C25M ; 8.580 ; 8.580 ; Rise ; C25M ; ; SD[7] ; C25M ; 8.801 ; 8.801 ; Rise ; C25M ; ; nCAS ; C25M ; 8.427 ; 8.427 ; Rise ; C25M ; ; nFCS ; C25M ; 6.964 ; 6.964 ; Rise ; C25M ; ; nRAS ; C25M ; 8.315 ; 8.315 ; Rise ; C25M ; ; nRCS ; C25M ; 8.834 ; 8.834 ; Rise ; C25M ; ; nRESout ; C25M ; 8.019 ; 8.019 ; Rise ; C25M ; ; nSWE ; C25M ; 7.580 ; 7.580 ; Rise ; C25M ; ; RDdir ; PHI0 ; 9.713 ; 9.713 ; Rise ; PHI0 ; ; RDdir ; PHI0 ; 9.713 ; 9.713 ; Fall ; PHI0 ; +-----------+------------+--------+--------+------------+-----------------+ +------------------------------------------------------+ ; Propagation Delay ; +------------+-------------+--------+----+----+--------+ ; Input Port ; Output Port ; RR ; RF ; FR ; FF ; +------------+-------------+--------+----+----+--------+ ; nDEVSEL ; RD[0] ; 13.003 ; ; ; 13.003 ; ; nDEVSEL ; RD[1] ; 13.003 ; ; ; 13.003 ; ; nDEVSEL ; RD[2] ; 13.003 ; ; ; 13.003 ; ; nDEVSEL ; RD[3] ; 15.028 ; ; ; 15.028 ; ; nDEVSEL ; RD[4] ; 15.028 ; ; ; 15.028 ; ; nDEVSEL ; RD[5] ; 15.028 ; ; ; 15.028 ; ; nDEVSEL ; RD[6] ; 15.028 ; ; ; 15.028 ; ; nDEVSEL ; RD[7] ; 15.572 ; ; ; 15.572 ; ; nDEVSEL ; RDdir ; 13.983 ; ; ; 13.983 ; ; nIOSEL ; RD[0] ; 12.278 ; ; ; 12.278 ; ; nIOSEL ; RD[1] ; 12.278 ; ; ; 12.278 ; ; nIOSEL ; RD[2] ; 12.278 ; ; ; 12.278 ; ; nIOSEL ; RD[3] ; 14.303 ; ; ; 14.303 ; ; nIOSEL ; RD[4] ; 14.303 ; ; ; 14.303 ; ; nIOSEL ; RD[5] ; 14.303 ; ; ; 14.303 ; ; nIOSEL ; RD[6] ; 14.303 ; ; ; 14.303 ; ; nIOSEL ; RD[7] ; 14.847 ; ; ; 14.847 ; ; nIOSEL ; RDdir ; 13.258 ; ; ; 13.258 ; ; nIOSTRB ; RD[0] ; 12.821 ; ; ; 12.821 ; ; nIOSTRB ; RD[1] ; 12.821 ; ; ; 12.821 ; ; nIOSTRB ; RD[2] ; 12.821 ; ; ; 12.821 ; ; nIOSTRB ; RD[3] ; 14.846 ; ; ; 14.846 ; ; nIOSTRB ; RD[4] ; 14.846 ; ; ; 14.846 ; ; nIOSTRB ; RD[5] ; 14.846 ; ; ; 14.846 ; ; nIOSTRB ; RD[6] ; 14.846 ; ; ; 14.846 ; ; nIOSTRB ; RD[7] ; 15.390 ; ; ; 15.390 ; ; nIOSTRB ; RDdir ; 13.801 ; ; ; 13.801 ; ; nWE ; RD[0] ; 11.864 ; ; ; 11.864 ; ; nWE ; RD[1] ; 11.864 ; ; ; 11.864 ; ; nWE ; RD[2] ; 11.864 ; ; ; 11.864 ; ; nWE ; RD[3] ; 13.889 ; ; ; 13.889 ; ; nWE ; RD[4] ; 13.889 ; ; ; 13.889 ; ; nWE ; RD[5] ; 13.889 ; ; ; 13.889 ; ; nWE ; RD[6] ; 13.889 ; ; ; 13.889 ; ; nWE ; RD[7] ; 14.433 ; ; ; 14.433 ; ; nWE ; RDdir ; 12.844 ; ; ; 12.844 ; +------------+-------------+--------+----+----+--------+ +------------------------------------------------------+ ; Minimum Propagation Delay ; +------------+-------------+--------+----+----+--------+ ; Input Port ; Output Port ; RR ; RF ; FR ; FF ; +------------+-------------+--------+----+----+--------+ ; nDEVSEL ; RD[0] ; 13.003 ; ; ; 13.003 ; ; nDEVSEL ; RD[1] ; 13.003 ; ; ; 13.003 ; ; nDEVSEL ; RD[2] ; 13.003 ; ; ; 13.003 ; ; nDEVSEL ; RD[3] ; 15.028 ; ; ; 15.028 ; ; nDEVSEL ; RD[4] ; 15.028 ; ; ; 15.028 ; ; nDEVSEL ; RD[5] ; 15.028 ; ; ; 15.028 ; ; nDEVSEL ; RD[6] ; 15.028 ; ; ; 15.028 ; ; nDEVSEL ; RD[7] ; 15.572 ; ; ; 15.572 ; ; nDEVSEL ; RDdir ; 13.983 ; ; ; 13.983 ; ; nIOSEL ; RD[0] ; 12.278 ; ; ; 12.278 ; ; nIOSEL ; RD[1] ; 12.278 ; ; ; 12.278 ; ; nIOSEL ; RD[2] ; 12.278 ; ; ; 12.278 ; ; nIOSEL ; RD[3] ; 14.303 ; ; ; 14.303 ; ; nIOSEL ; RD[4] ; 14.303 ; ; ; 14.303 ; ; nIOSEL ; RD[5] ; 14.303 ; ; ; 14.303 ; ; nIOSEL ; RD[6] ; 14.303 ; ; ; 14.303 ; ; nIOSEL ; RD[7] ; 14.847 ; ; ; 14.847 ; ; nIOSEL ; RDdir ; 13.258 ; ; ; 13.258 ; ; nIOSTRB ; RD[0] ; 12.821 ; ; ; 12.821 ; ; nIOSTRB ; RD[1] ; 12.821 ; ; ; 12.821 ; ; nIOSTRB ; RD[2] ; 12.821 ; ; ; 12.821 ; ; nIOSTRB ; RD[3] ; 14.846 ; ; ; 14.846 ; ; nIOSTRB ; RD[4] ; 14.846 ; ; ; 14.846 ; ; nIOSTRB ; RD[5] ; 14.846 ; ; ; 14.846 ; ; nIOSTRB ; RD[6] ; 14.846 ; ; ; 14.846 ; ; nIOSTRB ; RD[7] ; 15.390 ; ; ; 15.390 ; ; nIOSTRB ; RDdir ; 13.801 ; ; ; 13.801 ; ; nWE ; RD[0] ; 11.864 ; ; ; 11.864 ; ; nWE ; RD[1] ; 11.864 ; ; ; 11.864 ; ; nWE ; RD[2] ; 11.864 ; ; ; 11.864 ; ; nWE ; RD[3] ; 13.889 ; ; ; 13.889 ; ; nWE ; RD[4] ; 13.889 ; ; ; 13.889 ; ; nWE ; RD[5] ; 13.889 ; ; ; 13.889 ; ; nWE ; RD[6] ; 13.889 ; ; ; 13.889 ; ; nWE ; RD[7] ; 14.433 ; ; ; 14.433 ; ; nWE ; RDdir ; 12.844 ; ; ; 12.844 ; +------------+-------------+--------+----+----+--------+ +-----------------------------------------------------------------------+ ; Output Enable Times ; +-----------+------------+--------+------+------------+-----------------+ ; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ; +-----------+------------+--------+------+------------+-----------------+ ; MOSI ; C25M ; 6.445 ; ; Rise ; C25M ; ; RD[*] ; C25M ; 11.972 ; ; Rise ; C25M ; ; RD[0] ; C25M ; 11.972 ; ; Rise ; C25M ; ; RD[1] ; C25M ; 11.972 ; ; Rise ; C25M ; ; RD[2] ; C25M ; 11.972 ; ; Rise ; C25M ; ; RD[3] ; C25M ; 13.997 ; ; Rise ; C25M ; ; RD[4] ; C25M ; 13.997 ; ; Rise ; C25M ; ; RD[5] ; C25M ; 13.997 ; ; Rise ; C25M ; ; RD[6] ; C25M ; 13.997 ; ; Rise ; C25M ; ; RD[7] ; C25M ; 14.541 ; ; Rise ; C25M ; ; SD[*] ; C25M ; 6.922 ; ; Rise ; C25M ; ; SD[0] ; C25M ; 6.922 ; ; Rise ; C25M ; ; SD[1] ; C25M ; 6.922 ; ; Rise ; C25M ; ; SD[2] ; C25M ; 7.035 ; ; Rise ; C25M ; ; SD[3] ; C25M ; 7.035 ; ; Rise ; C25M ; ; SD[4] ; C25M ; 6.922 ; ; Rise ; C25M ; ; SD[5] ; C25M ; 7.035 ; ; Rise ; C25M ; ; SD[6] ; C25M ; 7.035 ; ; Rise ; C25M ; ; SD[7] ; C25M ; 7.035 ; ; Rise ; C25M ; ; RD[*] ; PHI0 ; 8.733 ; ; Rise ; PHI0 ; ; RD[0] ; PHI0 ; 8.733 ; ; Rise ; PHI0 ; ; RD[1] ; PHI0 ; 8.733 ; ; Rise ; PHI0 ; ; RD[2] ; PHI0 ; 8.733 ; ; Rise ; PHI0 ; ; RD[3] ; PHI0 ; 10.758 ; ; Rise ; PHI0 ; ; RD[4] ; PHI0 ; 10.758 ; ; Rise ; PHI0 ; ; RD[5] ; PHI0 ; 10.758 ; ; Rise ; PHI0 ; ; RD[6] ; PHI0 ; 10.758 ; ; Rise ; PHI0 ; ; RD[7] ; PHI0 ; 11.302 ; ; Rise ; PHI0 ; ; RD[*] ; PHI0 ; 8.733 ; ; Fall ; PHI0 ; ; RD[0] ; PHI0 ; 8.733 ; ; Fall ; PHI0 ; ; RD[1] ; PHI0 ; 8.733 ; ; Fall ; PHI0 ; ; RD[2] ; PHI0 ; 8.733 ; ; Fall ; PHI0 ; ; RD[3] ; PHI0 ; 10.758 ; ; Fall ; PHI0 ; ; RD[4] ; PHI0 ; 10.758 ; ; Fall ; PHI0 ; ; RD[5] ; PHI0 ; 10.758 ; ; Fall ; PHI0 ; ; RD[6] ; PHI0 ; 10.758 ; ; Fall ; PHI0 ; ; RD[7] ; PHI0 ; 11.302 ; ; Fall ; PHI0 ; +-----------+------------+--------+------+------------+-----------------+ +-----------------------------------------------------------------------+ ; Minimum Output Enable Times ; +-----------+------------+--------+------+------------+-----------------+ ; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ; +-----------+------------+--------+------+------------+-----------------+ ; MOSI ; C25M ; 6.445 ; ; Rise ; C25M ; ; RD[*] ; C25M ; 8.326 ; ; Rise ; C25M ; ; RD[0] ; C25M ; 8.326 ; ; Rise ; C25M ; ; RD[1] ; C25M ; 8.326 ; ; Rise ; C25M ; ; RD[2] ; C25M ; 8.326 ; ; Rise ; C25M ; ; RD[3] ; C25M ; 10.351 ; ; Rise ; C25M ; ; RD[4] ; C25M ; 10.351 ; ; Rise ; C25M ; ; RD[5] ; C25M ; 10.351 ; ; Rise ; C25M ; ; RD[6] ; C25M ; 10.351 ; ; Rise ; C25M ; ; RD[7] ; C25M ; 10.895 ; ; Rise ; C25M ; ; SD[*] ; C25M ; 6.922 ; ; Rise ; C25M ; ; SD[0] ; C25M ; 6.922 ; ; Rise ; C25M ; ; SD[1] ; C25M ; 6.922 ; ; Rise ; C25M ; ; SD[2] ; C25M ; 7.035 ; ; Rise ; C25M ; ; SD[3] ; C25M ; 7.035 ; ; Rise ; C25M ; ; SD[4] ; C25M ; 6.922 ; ; Rise ; C25M ; ; SD[5] ; C25M ; 7.035 ; ; Rise ; C25M ; ; SD[6] ; C25M ; 7.035 ; ; Rise ; C25M ; ; SD[7] ; C25M ; 7.035 ; ; Rise ; C25M ; ; RD[*] ; PHI0 ; 8.733 ; ; Rise ; PHI0 ; ; RD[0] ; PHI0 ; 8.733 ; ; Rise ; PHI0 ; ; RD[1] ; PHI0 ; 8.733 ; ; Rise ; PHI0 ; ; RD[2] ; PHI0 ; 8.733 ; ; Rise ; PHI0 ; ; RD[3] ; PHI0 ; 10.758 ; ; Rise ; PHI0 ; ; RD[4] ; PHI0 ; 10.758 ; ; Rise ; PHI0 ; ; RD[5] ; PHI0 ; 10.758 ; ; Rise ; PHI0 ; ; RD[6] ; PHI0 ; 10.758 ; ; Rise ; PHI0 ; ; RD[7] ; PHI0 ; 11.302 ; ; Rise ; PHI0 ; ; RD[*] ; PHI0 ; 8.733 ; ; Fall ; PHI0 ; ; RD[0] ; PHI0 ; 8.733 ; ; Fall ; PHI0 ; ; RD[1] ; PHI0 ; 8.733 ; ; Fall ; PHI0 ; ; RD[2] ; PHI0 ; 8.733 ; ; Fall ; PHI0 ; ; RD[3] ; PHI0 ; 10.758 ; ; Fall ; PHI0 ; ; RD[4] ; PHI0 ; 10.758 ; ; Fall ; PHI0 ; ; RD[5] ; PHI0 ; 10.758 ; ; Fall ; PHI0 ; ; RD[6] ; PHI0 ; 10.758 ; ; Fall ; PHI0 ; ; RD[7] ; PHI0 ; 11.302 ; ; Fall ; PHI0 ; +-----------+------------+--------+------+------------+-----------------+ +-------------------------------------------------------------------------------+ ; Output Disable Times ; +-----------+------------+-----------+-----------+------------+-----------------+ ; Data Port ; Clock Port ; 0 to Hi-Z ; 1 to Hi-Z ; Clock Edge ; Clock Reference ; +-----------+------------+-----------+-----------+------------+-----------------+ ; MOSI ; C25M ; 6.445 ; ; Rise ; C25M ; ; RD[*] ; C25M ; 11.972 ; ; Rise ; C25M ; ; RD[0] ; C25M ; 11.972 ; ; Rise ; C25M ; ; RD[1] ; C25M ; 11.972 ; ; Rise ; C25M ; ; RD[2] ; C25M ; 11.972 ; ; Rise ; C25M ; ; RD[3] ; C25M ; 13.997 ; ; Rise ; C25M ; ; RD[4] ; C25M ; 13.997 ; ; Rise ; C25M ; ; RD[5] ; C25M ; 13.997 ; ; Rise ; C25M ; ; RD[6] ; C25M ; 13.997 ; ; Rise ; C25M ; ; RD[7] ; C25M ; 14.541 ; ; Rise ; C25M ; ; SD[*] ; C25M ; 6.922 ; ; Rise ; C25M ; ; SD[0] ; C25M ; 6.922 ; ; Rise ; C25M ; ; SD[1] ; C25M ; 6.922 ; ; Rise ; C25M ; ; SD[2] ; C25M ; 7.035 ; ; Rise ; C25M ; ; SD[3] ; C25M ; 7.035 ; ; Rise ; C25M ; ; SD[4] ; C25M ; 6.922 ; ; Rise ; C25M ; ; SD[5] ; C25M ; 7.035 ; ; Rise ; C25M ; ; SD[6] ; C25M ; 7.035 ; ; Rise ; C25M ; ; SD[7] ; C25M ; 7.035 ; ; Rise ; C25M ; ; RD[*] ; PHI0 ; 8.733 ; ; Rise ; PHI0 ; ; RD[0] ; PHI0 ; 8.733 ; ; Rise ; PHI0 ; ; RD[1] ; PHI0 ; 8.733 ; ; Rise ; PHI0 ; ; RD[2] ; PHI0 ; 8.733 ; ; Rise ; PHI0 ; ; RD[3] ; PHI0 ; 10.758 ; ; Rise ; PHI0 ; ; RD[4] ; PHI0 ; 10.758 ; ; Rise ; PHI0 ; ; RD[5] ; PHI0 ; 10.758 ; ; Rise ; PHI0 ; ; RD[6] ; PHI0 ; 10.758 ; ; Rise ; PHI0 ; ; RD[7] ; PHI0 ; 11.302 ; ; Rise ; PHI0 ; ; RD[*] ; PHI0 ; 8.733 ; ; Fall ; PHI0 ; ; RD[0] ; PHI0 ; 8.733 ; ; Fall ; PHI0 ; ; RD[1] ; PHI0 ; 8.733 ; ; Fall ; PHI0 ; ; RD[2] ; PHI0 ; 8.733 ; ; Fall ; PHI0 ; ; RD[3] ; PHI0 ; 10.758 ; ; Fall ; PHI0 ; ; RD[4] ; PHI0 ; 10.758 ; ; Fall ; PHI0 ; ; RD[5] ; PHI0 ; 10.758 ; ; Fall ; PHI0 ; ; RD[6] ; PHI0 ; 10.758 ; ; Fall ; PHI0 ; ; RD[7] ; PHI0 ; 11.302 ; ; Fall ; PHI0 ; +-----------+------------+-----------+-----------+------------+-----------------+ +-------------------------------------------------------------------------------+ ; Minimum Output Disable Times ; +-----------+------------+-----------+-----------+------------+-----------------+ ; Data Port ; Clock Port ; 0 to Hi-Z ; 1 to Hi-Z ; Clock Edge ; Clock Reference ; +-----------+------------+-----------+-----------+------------+-----------------+ ; MOSI ; C25M ; 6.445 ; ; Rise ; C25M ; ; RD[*] ; C25M ; 8.326 ; ; Rise ; C25M ; ; RD[0] ; C25M ; 8.326 ; ; Rise ; C25M ; ; RD[1] ; C25M ; 8.326 ; ; Rise ; C25M ; ; RD[2] ; C25M ; 8.326 ; ; Rise ; C25M ; ; RD[3] ; C25M ; 10.351 ; ; Rise ; C25M ; ; RD[4] ; C25M ; 10.351 ; ; Rise ; C25M ; ; RD[5] ; C25M ; 10.351 ; ; Rise ; C25M ; ; RD[6] ; C25M ; 10.351 ; ; Rise ; C25M ; ; RD[7] ; C25M ; 10.895 ; ; Rise ; C25M ; ; SD[*] ; C25M ; 6.922 ; ; Rise ; C25M ; ; SD[0] ; C25M ; 6.922 ; ; Rise ; C25M ; ; SD[1] ; C25M ; 6.922 ; ; Rise ; C25M ; ; SD[2] ; C25M ; 7.035 ; ; Rise ; C25M ; ; SD[3] ; C25M ; 7.035 ; ; Rise ; C25M ; ; SD[4] ; C25M ; 6.922 ; ; Rise ; C25M ; ; SD[5] ; C25M ; 7.035 ; ; Rise ; C25M ; ; SD[6] ; C25M ; 7.035 ; ; Rise ; C25M ; ; SD[7] ; C25M ; 7.035 ; ; Rise ; C25M ; ; RD[*] ; PHI0 ; 8.733 ; ; Rise ; PHI0 ; ; RD[0] ; PHI0 ; 8.733 ; ; Rise ; PHI0 ; ; RD[1] ; PHI0 ; 8.733 ; ; Rise ; PHI0 ; ; RD[2] ; PHI0 ; 8.733 ; ; Rise ; PHI0 ; ; RD[3] ; PHI0 ; 10.758 ; ; Rise ; PHI0 ; ; RD[4] ; PHI0 ; 10.758 ; ; Rise ; PHI0 ; ; RD[5] ; PHI0 ; 10.758 ; ; Rise ; PHI0 ; ; RD[6] ; PHI0 ; 10.758 ; ; Rise ; PHI0 ; ; RD[7] ; PHI0 ; 11.302 ; ; Rise ; PHI0 ; ; RD[*] ; PHI0 ; 8.733 ; ; Fall ; PHI0 ; ; RD[0] ; PHI0 ; 8.733 ; ; Fall ; PHI0 ; ; RD[1] ; PHI0 ; 8.733 ; ; Fall ; PHI0 ; ; RD[2] ; PHI0 ; 8.733 ; ; Fall ; PHI0 ; ; RD[3] ; PHI0 ; 10.758 ; ; Fall ; PHI0 ; ; RD[4] ; PHI0 ; 10.758 ; ; Fall ; PHI0 ; ; RD[5] ; PHI0 ; 10.758 ; ; Fall ; PHI0 ; ; RD[6] ; PHI0 ; 10.758 ; ; Fall ; PHI0 ; ; RD[7] ; PHI0 ; 11.302 ; ; Fall ; PHI0 ; +-----------+------------+-----------+-----------+------------+-----------------+ +-------------------------------------------------------------------+ ; Setup Transfers ; +------------+----------+----------+----------+----------+----------+ ; From Clock ; To Clock ; RR Paths ; FR Paths ; RF Paths ; FF Paths ; +------------+----------+----------+----------+----------+----------+ ; C25M ; C25M ; 1403 ; 0 ; 0 ; 0 ; ; PHI0 ; C25M ; 93 ; 1 ; 0 ; 0 ; ; C25M ; PHI0 ; 6 ; 0 ; 0 ; 0 ; +------------+----------+----------+----------+----------+----------+ Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported. +-------------------------------------------------------------------+ ; Hold Transfers ; +------------+----------+----------+----------+----------+----------+ ; From Clock ; To Clock ; RR Paths ; FR Paths ; RF Paths ; FF Paths ; +------------+----------+----------+----------+----------+----------+ ; C25M ; C25M ; 1403 ; 0 ; 0 ; 0 ; ; PHI0 ; C25M ; 93 ; 1 ; 0 ; 0 ; ; C25M ; PHI0 ; 6 ; 0 ; 0 ; 0 ; +------------+----------+----------+----------+----------+----------+ Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported. +-------------------------------------------------------------------+ ; Recovery Transfers ; +------------+----------+----------+----------+----------+----------+ ; From Clock ; To Clock ; RR Paths ; FR Paths ; RF Paths ; FF Paths ; +------------+----------+----------+----------+----------+----------+ ; C25M ; C25M ; 30 ; 0 ; 0 ; 0 ; +------------+----------+----------+----------+----------+----------+ Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported. +-------------------------------------------------------------------+ ; Removal Transfers ; +------------+----------+----------+----------+----------+----------+ ; From Clock ; To Clock ; RR Paths ; FR Paths ; RF Paths ; FF Paths ; +------------+----------+----------+----------+----------+----------+ ; C25M ; C25M ; 30 ; 0 ; 0 ; 0 ; +------------+----------+----------+----------+----------+----------+ Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported. --------------- ; Report TCCS ; --------------- No dedicated SERDES Transmitter circuitry present in device or used in design --------------- ; Report RSKM ; --------------- No dedicated SERDES Receiver circuitry present in device or used in design +------------------------------------------------+ ; Unconstrained Paths ; +---------------------------------+-------+------+ ; Property ; Setup ; Hold ; +---------------------------------+-------+------+ ; Illegal Clocks ; 0 ; 0 ; ; Unconstrained Clocks ; 0 ; 0 ; ; Unconstrained Input Ports ; 42 ; 42 ; ; Unconstrained Input Port Paths ; 649 ; 649 ; ; Unconstrained Output Ports ; 43 ; 43 ; ; Unconstrained Output Port Paths ; 114 ; 114 ; +---------------------------------+-------+------+ +------------------------------------+ ; TimeQuest Timing Analyzer Messages ; +------------------------------------+ Info: ******************************************************************* Info: Running Quartus II 32-bit TimeQuest Timing Analyzer Info: Version 13.0.1 Build 232 06/12/2013 Service Pack 1 SJ Web Edition Info: Processing started: Sun Apr 11 13:22:43 2021 Info: Command: quartus_sta GR8RAM -c GR8RAM Info: qsta_default_script.tcl version: #1 Info (20030): Parallel compilation is enabled and will use 2 of the 2 processors detected Info (21077): Low junction temperature is 0 degrees C Info (21077): High junction temperature is 85 degrees C Info (306004): Started post-fitting delay annotation Info (306005): Delay annotation completed successfully Critical Warning (332012): Synopsys Design Constraints File file not found: 'GR8RAM.sdc'. A Synopsys Design Constraints File is required by the TimeQuest Timing Analyzer to get proper timing constraints. Without it, the Compiler will not properly optimize the design. Info (332142): No user constrained base clocks found in the design. Calling "derive_clocks -period 1.0" Info (332105): Deriving Clocks Info (332105): create_clock -period 1.000 -name C25M C25M Info (332105): create_clock -period 1.000 -name PHI0 PHI0 Info: Found TIMEQUEST_REPORT_SCRIPT_INCLUDE_DEFAULT_ANALYSIS = ON Critical Warning (332148): Timing requirements not met Info (332146): Worst-case setup slack is -9.908 Info (332119): Slack End Point TNS Clock Info (332119): ========= ============= ===================== Info (332119): -9.908 -697.920 C25M Info (332119): -1.302 -1.302 PHI0 Info (332146): Worst-case hold slack is 1.012 Info (332119): Slack End Point TNS Clock Info (332119): ========= ============= ===================== Info (332119): 1.012 0.000 PHI0 Info (332119): 1.288 0.000 C25M Info (332146): Worst-case recovery slack is -4.389 Info (332119): Slack End Point TNS Clock Info (332119): ========= ============= ===================== Info (332119): -4.389 -131.670 C25M Info (332146): Worst-case removal slack is 4.835 Info (332119): Slack End Point TNS Clock Info (332119): ========= ============= ===================== Info (332119): 4.835 0.000 C25M Info (332146): Worst-case minimum pulse width slack is -2.289 Info (332119): Slack End Point TNS Clock Info (332119): ========= ============= ===================== Info (332119): -2.289 -2.289 C25M Info (332119): -2.289 -2.289 PHI0 Info (332001): The selected device family is not supported by the report_metastability command. Info (332102): Design is not fully constrained for setup requirements Info (332102): Design is not fully constrained for hold requirements Info: Quartus II 32-bit TimeQuest Timing Analyzer was successful. 0 errors, 2 warnings Info: Peak virtual memory: 278 megabytes Info: Processing ended: Sun Apr 11 13:22:48 2021 Info: Elapsed time: 00:00:05 Info: Total CPU time (on all processors): 00:00:05