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Executable File
TimeQuest Timing Analyzer report for GR8RAM
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Sat Sep 07 22:26:09 2019
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Quartus II 64-Bit Version 13.0.1 Build 232 06/12/2013 Service Pack 1 SJ Web Edition
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; Table of Contents ;
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1. Legal Notice
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2. TimeQuest Timing Analyzer Summary
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3. Parallel Compilation
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4. Clocks
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5. Fmax Summary
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6. Setup Summary
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7. Hold Summary
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8. Recovery Summary
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9. Removal Summary
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10. Minimum Pulse Width Summary
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11. Setup: 'C7M'
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12. Setup: 'C7M_2'
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13. Hold: 'C7M_2'
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14. Hold: 'C7M'
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15. Minimum Pulse Width: 'C7M_2'
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16. Minimum Pulse Width: 'C7M'
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17. Setup Times
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18. Hold Times
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19. Clock to Output Times
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20. Minimum Clock to Output Times
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21. Propagation Delay
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22. Minimum Propagation Delay
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23. Output Enable Times
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24. Minimum Output Enable Times
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25. Output Disable Times
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26. Minimum Output Disable Times
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27. Setup Transfers
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28. Hold Transfers
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29. Report TCCS
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30. Report RSKM
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31. Unconstrained Paths
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32. TimeQuest Timing Analyzer Messages
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; Legal Notice ;
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Copyright (C) 1991-2013 Altera Corporation
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Your use of Altera Corporation's design tools, logic functions
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and other software and tools, and its AMPP partner logic
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functions, and any output files from any of the foregoing
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(including device programming or simulation files), and any
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associated documentation or information are expressly subject
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to the terms and conditions of the Altera Program License
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|
Subscription Agreement, Altera MegaCore Function License
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|
Agreement, or other applicable license agreement, including,
|
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without limitation, that your use is for the sole purpose of
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programming logic devices manufactured by Altera and sold by
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Altera or its authorized distributors. Please refer to the
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applicable agreement for further details.
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+----------------------------------------------------------------------------------------+
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; TimeQuest Timing Analyzer Summary ;
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+--------------------+-------------------------------------------------------------------+
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; Quartus II Version ; Version 13.0.1 Build 232 06/12/2013 Service Pack 1 SJ Web Edition ;
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; Revision Name ; GR8RAM ;
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; Device Family ; MAX7000S ;
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; Device Name ; EPM7128SLC84-15 ;
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; Timing Models ; Final ;
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; Delay Model ; Slow Model ;
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; Rise/Fall Delays ; Unavailable ;
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+--------------------+-------------------------------------------------------------------+
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Parallel compilation was disabled, but you have multiple processors available. Enable parallel compilation to reduce compilation time.
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+-------------------------------------+
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; Parallel Compilation ;
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+----------------------------+--------+
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; Processors ; Number ;
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+----------------------------+--------+
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; Number detected on machine ; 8 ;
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; Maximum allowed ; 1 ;
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+----------------------------+--------+
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+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
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; Clocks ;
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+------------+------+--------+------------+-------+-------+------------+-----------+-------------+-------+--------+-----------+------------+----------+--------+--------+-----------+
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; Clock Name ; Type ; Period ; Frequency ; Rise ; Fall ; Duty Cycle ; Divide by ; Multiply by ; Phase ; Offset ; Edge List ; Edge Shift ; Inverted ; Master ; Source ; Targets ;
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+------------+------+--------+------------+-------+-------+------------+-----------+-------------+-------+--------+-----------+------------+----------+--------+--------+-----------+
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; C7M ; Base ; 1.000 ; 1000.0 MHz ; 0.000 ; 0.500 ; ; ; ; ; ; ; ; ; ; ; { C7M } ;
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; C7M_2 ; Base ; 1.000 ; 1000.0 MHz ; 0.000 ; 0.500 ; ; ; ; ; ; ; ; ; ; ; { C7M_2 } ;
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+------------+------+--------+------------+-------+-------+------------+-----------+-------------+-------+--------+-----------+------------+----------+--------+--------+-----------+
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+-------------------------------------------------+
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; Fmax Summary ;
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+-----------+-----------------+------------+------+
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; Fmax ; Restricted Fmax ; Clock Name ; Note ;
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+-----------+-----------------+------------+------+
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; 20.83 MHz ; 20.83 MHz ; C7M ; ;
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+-----------+-----------------+------------+------+
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This panel reports FMAX for every clock in the design, regardless of the user-specified clock periods. FMAX is only computed for paths where the source and destination registers or ports are driven by the same clock. Paths of different clocks, including generated clocks, are ignored. For paths between a clock and its inversion, FMAX is computed as if the rising and falling edges are scaled along with FMAX, such that the duty cycle (in terms of a percentage) is maintained. Altera recommends that you always use clock constraints and other slack reports for sign-off analysis.
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+---------------------------------+
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; Setup Summary ;
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+-------+---------+---------------+
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; Clock ; Slack ; End Point TNS ;
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+-------+---------+---------------+
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; C7M ; -47.000 ; -2056.000 ;
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; C7M_2 ; -27.500 ; -33.000 ;
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+-------+---------+---------------+
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+--------------------------------+
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; Hold Summary ;
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+-------+--------+---------------+
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; Clock ; Slack ; End Point TNS ;
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|
+-------+--------+---------------+
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; C7M_2 ; -1.500 ; -3.000 ;
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; C7M ; 5.000 ; 0.000 ;
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+-------+--------+---------------+
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--------------------
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; Recovery Summary ;
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--------------------
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No paths to report.
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-------------------
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; Removal Summary ;
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-------------------
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|
No paths to report.
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+--------------------------------+
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; Minimum Pulse Width Summary ;
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+-------+--------+---------------+
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; Clock ; Slack ; End Point TNS ;
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|
+-------+--------+---------------+
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; C7M_2 ; -5.500 ; -22.000 ;
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; C7M ; -4.500 ; -468.000 ;
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+-------+--------+---------------+
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+------------------------------------------------------------------------------------------------------+
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; Setup: 'C7M' ;
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+---------+-----------+----------+--------------+-------------+--------------+------------+------------+
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; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
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|
+---------+-----------+----------+--------------+-------------+--------------+------------+------------+
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; -47.000 ; REGEN ; IncAddrL ; C7M ; C7M ; 1.000 ; 0.000 ; 44.000 ;
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; -47.000 ; REGEN ; Addr[0] ; C7M ; C7M ; 1.000 ; 0.000 ; 44.000 ;
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; -47.000 ; REGEN ; Addr[1] ; C7M ; C7M ; 1.000 ; 0.000 ; 44.000 ;
|
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; -47.000 ; REGEN ; Addr[15] ; C7M ; C7M ; 1.000 ; 0.000 ; 44.000 ;
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; -47.000 ; REGEN ; IncAddrH ; C7M ; C7M ; 1.000 ; 0.000 ; 44.000 ;
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; -47.000 ; REGEN ; Addr[16] ; C7M ; C7M ; 1.000 ; 0.000 ; 44.000 ;
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; -47.000 ; REGEN ; Addr[17] ; C7M ; C7M ; 1.000 ; 0.000 ; 44.000 ;
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; -47.000 ; REGEN ; Addr[9] ; C7M ; C7M ; 1.000 ; 0.000 ; 44.000 ;
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; -47.000 ; REGEN ; Addr[10] ; C7M ; C7M ; 1.000 ; 0.000 ; 44.000 ;
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; -47.000 ; REGEN ; Addr[18] ; C7M ; C7M ; 1.000 ; 0.000 ; 44.000 ;
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; -47.000 ; REGEN ; Addr[2] ; C7M ; C7M ; 1.000 ; 0.000 ; 44.000 ;
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; -47.000 ; REGEN ; Addr[3] ; C7M ; C7M ; 1.000 ; 0.000 ; 44.000 ;
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; -47.000 ; REGEN ; Addr[19] ; C7M ; C7M ; 1.000 ; 0.000 ; 44.000 ;
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; -47.000 ; REGEN ; Addr[11] ; C7M ; C7M ; 1.000 ; 0.000 ; 44.000 ;
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; -47.000 ; REGEN ; Addr[12] ; C7M ; C7M ; 1.000 ; 0.000 ; 44.000 ;
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; -47.000 ; REGEN ; Addr[20] ; C7M ; C7M ; 1.000 ; 0.000 ; 44.000 ;
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; -47.000 ; REGEN ; Addr[4] ; C7M ; C7M ; 1.000 ; 0.000 ; 44.000 ;
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; -47.000 ; REGEN ; Addr[5] ; C7M ; C7M ; 1.000 ; 0.000 ; 44.000 ;
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; -47.000 ; REGEN ; Addr[21] ; C7M ; C7M ; 1.000 ; 0.000 ; 44.000 ;
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; -47.000 ; REGEN ; Addr[13] ; C7M ; C7M ; 1.000 ; 0.000 ; 44.000 ;
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; -47.000 ; REGEN ; Addr[14] ; C7M ; C7M ; 1.000 ; 0.000 ; 44.000 ;
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; -47.000 ; REGEN ; Addr[22] ; C7M ; C7M ; 1.000 ; 0.000 ; 44.000 ;
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; -47.000 ; REGEN ; Addr[6] ; C7M ; C7M ; 1.000 ; 0.000 ; 44.000 ;
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; -47.000 ; REGEN ; Addr[7] ; C7M ; C7M ; 1.000 ; 0.000 ; 44.000 ;
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; -47.000 ; REGEN ; Addr[23] ; C7M ; C7M ; 1.000 ; 0.000 ; 44.000 ;
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; -47.000 ; REGEN ; IncAddrM ; C7M ; C7M ; 1.000 ; 0.000 ; 44.000 ;
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; -47.000 ; REGEN ; Addr[8] ; C7M ; C7M ; 1.000 ; 0.000 ; 44.000 ;
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; -47.000 ; REGEN ; ASel ; C7M ; C7M ; 1.000 ; 0.000 ; 44.000 ;
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; -47.000 ; REGEN ; RASr ; C7M ; C7M ; 1.000 ; 0.000 ; 44.000 ;
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; -47.000 ; REGEN ; Bank[0] ; C7M ; C7M ; 1.000 ; 0.000 ; 44.000 ;
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; -47.000 ; REGEN ; Bank[1] ; C7M ; C7M ; 1.000 ; 0.000 ; 44.000 ;
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; -47.000 ; REGEN ; Bank[2] ; C7M ; C7M ; 1.000 ; 0.000 ; 44.000 ;
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; -47.000 ; REGEN ; Bank[3] ; C7M ; C7M ; 1.000 ; 0.000 ; 44.000 ;
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; -47.000 ; REGEN ; Bank[4] ; C7M ; C7M ; 1.000 ; 0.000 ; 44.000 ;
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; -47.000 ; REGEN ; Bank[5] ; C7M ; C7M ; 1.000 ; 0.000 ; 44.000 ;
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; -47.000 ; REGEN ; CAS0r ; C7M ; C7M ; 1.000 ; 0.000 ; 44.000 ;
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; -47.000 ; REGEN ; CAS1r ; C7M ; C7M ; 1.000 ; 0.000 ; 44.000 ;
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; -47.000 ; REGEN ; Bank[6] ; C7M ; C7M ; 1.000 ; 0.000 ; 44.000 ;
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; -47.000 ; REGEN ; Bank[7] ; C7M ; C7M ; 1.000 ; 0.000 ; 44.000 ;
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; -46.000 ; S[2] ; IncAddrH ; C7M ; C7M ; 1.000 ; 0.000 ; 43.000 ;
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; -46.000 ; S[2] ; IncAddrM ; C7M ; C7M ; 1.000 ; 0.000 ; 43.000 ;
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; -46.000 ; IncAddrM ; IncAddrH ; C7M ; C7M ; 1.000 ; 0.000 ; 43.000 ;
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; -46.000 ; S[1] ; IncAddrH ; C7M ; C7M ; 1.000 ; 0.000 ; 43.000 ;
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; -46.000 ; S[1] ; IncAddrM ; C7M ; C7M ; 1.000 ; 0.000 ; 43.000 ;
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; -25.000 ; S[0] ; REGEN ; C7M ; C7M ; 1.000 ; 0.000 ; 22.000 ;
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; -25.000 ; S[2] ; REGEN ; C7M ; C7M ; 1.000 ; 0.000 ; 22.000 ;
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; -25.000 ; S[1] ; REGEN ; C7M ; C7M ; 1.000 ; 0.000 ; 22.000 ;
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; -25.000 ; S[2] ; CSDBEN ; C7M ; C7M ; 1.000 ; 0.000 ; 22.000 ;
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; -25.000 ; IncAddrL ; IncAddrL ; C7M ; C7M ; 1.000 ; 0.000 ; 22.000 ;
|
|
; -25.000 ; S[0] ; IncAddrL ; C7M ; C7M ; 1.000 ; 0.000 ; 22.000 ;
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; -25.000 ; S[1] ; IncAddrL ; C7M ; C7M ; 1.000 ; 0.000 ; 22.000 ;
|
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; -25.000 ; S[2] ; IncAddrL ; C7M ; C7M ; 1.000 ; 0.000 ; 22.000 ;
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; -25.000 ; S[2] ; Addr[0] ; C7M ; C7M ; 1.000 ; 0.000 ; 22.000 ;
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; -25.000 ; S[1] ; Addr[0] ; C7M ; C7M ; 1.000 ; 0.000 ; 22.000 ;
|
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; -25.000 ; S[0] ; Addr[0] ; C7M ; C7M ; 1.000 ; 0.000 ; 22.000 ;
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; -25.000 ; Addr[0] ; Addr[0] ; C7M ; C7M ; 1.000 ; 0.000 ; 22.000 ;
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; -25.000 ; IncAddrL ; Addr[0] ; C7M ; C7M ; 1.000 ; 0.000 ; 22.000 ;
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; -25.000 ; S[2] ; Addr[1] ; C7M ; C7M ; 1.000 ; 0.000 ; 22.000 ;
|
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; -25.000 ; S[1] ; Addr[1] ; C7M ; C7M ; 1.000 ; 0.000 ; 22.000 ;
|
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; -25.000 ; S[0] ; Addr[1] ; C7M ; C7M ; 1.000 ; 0.000 ; 22.000 ;
|
|
; -25.000 ; Addr[1] ; Addr[1] ; C7M ; C7M ; 1.000 ; 0.000 ; 22.000 ;
|
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; -25.000 ; Addr[0] ; Addr[1] ; C7M ; C7M ; 1.000 ; 0.000 ; 22.000 ;
|
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; -25.000 ; IncAddrL ; Addr[1] ; C7M ; C7M ; 1.000 ; 0.000 ; 22.000 ;
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; -25.000 ; S[1] ; Addr[15] ; C7M ; C7M ; 1.000 ; 0.000 ; 22.000 ;
|
|
; -25.000 ; S[2] ; Addr[15] ; C7M ; C7M ; 1.000 ; 0.000 ; 22.000 ;
|
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; -25.000 ; S[0] ; Addr[15] ; C7M ; C7M ; 1.000 ; 0.000 ; 22.000 ;
|
|
; -25.000 ; Addr[15] ; Addr[15] ; C7M ; C7M ; 1.000 ; 0.000 ; 22.000 ;
|
|
; -25.000 ; IncAddrM ; Addr[15] ; C7M ; C7M ; 1.000 ; 0.000 ; 22.000 ;
|
|
; -25.000 ; Addr[14] ; Addr[15] ; C7M ; C7M ; 1.000 ; 0.000 ; 22.000 ;
|
|
; -25.000 ; Addr[13] ; Addr[15] ; C7M ; C7M ; 1.000 ; 0.000 ; 22.000 ;
|
|
; -25.000 ; Addr[12] ; Addr[15] ; C7M ; C7M ; 1.000 ; 0.000 ; 22.000 ;
|
|
; -25.000 ; Addr[11] ; Addr[15] ; C7M ; C7M ; 1.000 ; 0.000 ; 22.000 ;
|
|
; -25.000 ; Addr[10] ; Addr[15] ; C7M ; C7M ; 1.000 ; 0.000 ; 22.000 ;
|
|
; -25.000 ; Addr[9] ; Addr[15] ; C7M ; C7M ; 1.000 ; 0.000 ; 22.000 ;
|
|
; -25.000 ; Addr[8] ; Addr[15] ; C7M ; C7M ; 1.000 ; 0.000 ; 22.000 ;
|
|
; -25.000 ; IncAddrH ; IncAddrH ; C7M ; C7M ; 1.000 ; 0.000 ; 22.000 ;
|
|
; -25.000 ; Addr[15] ; IncAddrH ; C7M ; C7M ; 1.000 ; 0.000 ; 22.000 ;
|
|
; -25.000 ; S[0] ; IncAddrH ; C7M ; C7M ; 1.000 ; 0.000 ; 22.000 ;
|
|
; -25.000 ; Addr[14] ; IncAddrH ; C7M ; C7M ; 1.000 ; 0.000 ; 22.000 ;
|
|
; -25.000 ; Addr[13] ; IncAddrH ; C7M ; C7M ; 1.000 ; 0.000 ; 22.000 ;
|
|
; -25.000 ; Addr[12] ; IncAddrH ; C7M ; C7M ; 1.000 ; 0.000 ; 22.000 ;
|
|
; -25.000 ; Addr[11] ; IncAddrH ; C7M ; C7M ; 1.000 ; 0.000 ; 22.000 ;
|
|
; -25.000 ; Addr[10] ; IncAddrH ; C7M ; C7M ; 1.000 ; 0.000 ; 22.000 ;
|
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; -25.000 ; Addr[9] ; IncAddrH ; C7M ; C7M ; 1.000 ; 0.000 ; 22.000 ;
|
|
; -25.000 ; Addr[8] ; IncAddrH ; C7M ; C7M ; 1.000 ; 0.000 ; 22.000 ;
|
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; -25.000 ; S[2] ; Addr[16] ; C7M ; C7M ; 1.000 ; 0.000 ; 22.000 ;
|
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; -25.000 ; S[1] ; Addr[16] ; C7M ; C7M ; 1.000 ; 0.000 ; 22.000 ;
|
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; -25.000 ; S[0] ; Addr[16] ; C7M ; C7M ; 1.000 ; 0.000 ; 22.000 ;
|
|
; -25.000 ; Addr[16] ; Addr[16] ; C7M ; C7M ; 1.000 ; 0.000 ; 22.000 ;
|
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; -25.000 ; IncAddrH ; Addr[16] ; C7M ; C7M ; 1.000 ; 0.000 ; 22.000 ;
|
|
; -25.000 ; S[2] ; Addr[17] ; C7M ; C7M ; 1.000 ; 0.000 ; 22.000 ;
|
|
; -25.000 ; S[1] ; Addr[17] ; C7M ; C7M ; 1.000 ; 0.000 ; 22.000 ;
|
|
; -25.000 ; S[0] ; Addr[17] ; C7M ; C7M ; 1.000 ; 0.000 ; 22.000 ;
|
|
; -25.000 ; Addr[17] ; Addr[17] ; C7M ; C7M ; 1.000 ; 0.000 ; 22.000 ;
|
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; -25.000 ; IncAddrH ; Addr[17] ; C7M ; C7M ; 1.000 ; 0.000 ; 22.000 ;
|
|
; -25.000 ; Addr[16] ; Addr[17] ; C7M ; C7M ; 1.000 ; 0.000 ; 22.000 ;
|
|
; -25.000 ; S[1] ; Addr[9] ; C7M ; C7M ; 1.000 ; 0.000 ; 22.000 ;
|
|
; -25.000 ; S[2] ; Addr[9] ; C7M ; C7M ; 1.000 ; 0.000 ; 22.000 ;
|
|
; -25.000 ; S[0] ; Addr[9] ; C7M ; C7M ; 1.000 ; 0.000 ; 22.000 ;
|
|
; -25.000 ; Addr[9] ; Addr[9] ; C7M ; C7M ; 1.000 ; 0.000 ; 22.000 ;
|
|
+---------+-----------+----------+--------------+-------------+--------------+------------+------------+
|
|
|
|
|
|
+-------------------------------------------------------------------------------------------------------------------------+
|
|
; Setup: 'C7M_2' ;
|
|
+---------+-------------------------------+---------+--------------+-------------+--------------+------------+------------+
|
|
; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
|
|
+---------+-------------------------------+---------+--------------+-------------+--------------+------------+------------+
|
|
; -27.500 ; REGEN ; RASf ; C7M ; C7M_2 ; 0.500 ; 20.000 ; 44.000 ;
|
|
; -5.500 ; S[2] ; CASf ; C7M ; C7M_2 ; 0.500 ; 20.000 ; 22.000 ;
|
|
; -5.500 ; S[1] ; CASf ; C7M ; C7M_2 ; 0.500 ; 20.000 ; 22.000 ;
|
|
; -5.500 ; S[0] ; CASf ; C7M ; C7M_2 ; 0.500 ; 20.000 ; 22.000 ;
|
|
; -5.500 ; S[2] ; RASf ; C7M ; C7M_2 ; 0.500 ; 20.000 ; 22.000 ;
|
|
; -5.500 ; lpm_counter:Ref_rtl_0|dffs[3] ; RASf ; C7M ; C7M_2 ; 0.500 ; 20.000 ; 22.000 ;
|
|
; -5.500 ; lpm_counter:Ref_rtl_0|dffs[2] ; RASf ; C7M ; C7M_2 ; 0.500 ; 20.000 ; 22.000 ;
|
|
; -5.500 ; lpm_counter:Ref_rtl_0|dffs[1] ; RASf ; C7M ; C7M_2 ; 0.500 ; 20.000 ; 22.000 ;
|
|
; -5.500 ; lpm_counter:Ref_rtl_0|dffs[0] ; RASf ; C7M ; C7M_2 ; 0.500 ; 20.000 ; 22.000 ;
|
|
; -5.500 ; S[1] ; RASf ; C7M ; C7M_2 ; 0.500 ; 20.000 ; 22.000 ;
|
|
; -5.500 ; S[0] ; RASf ; C7M ; C7M_2 ; 0.500 ; 20.000 ; 22.000 ;
|
|
+---------+-------------------------------+---------+--------------+-------------+--------------+------------+------------+
|
|
|
|
|
|
+------------------------------------------------------------------------------------------------------------------------+
|
|
; Hold: 'C7M_2' ;
|
|
+--------+-------------------------------+---------+--------------+-------------+--------------+------------+------------+
|
|
; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
|
|
+--------+-------------------------------+---------+--------------+-------------+--------------+------------+------------+
|
|
; -1.500 ; S[2] ; CASf ; C7M ; C7M_2 ; -0.500 ; 20.000 ; 22.000 ;
|
|
; -1.500 ; S[1] ; CASf ; C7M ; C7M_2 ; -0.500 ; 20.000 ; 22.000 ;
|
|
; -1.500 ; S[0] ; CASf ; C7M ; C7M_2 ; -0.500 ; 20.000 ; 22.000 ;
|
|
; -1.500 ; S[2] ; RASf ; C7M ; C7M_2 ; -0.500 ; 20.000 ; 22.000 ;
|
|
; -1.500 ; lpm_counter:Ref_rtl_0|dffs[3] ; RASf ; C7M ; C7M_2 ; -0.500 ; 20.000 ; 22.000 ;
|
|
; -1.500 ; lpm_counter:Ref_rtl_0|dffs[2] ; RASf ; C7M ; C7M_2 ; -0.500 ; 20.000 ; 22.000 ;
|
|
; -1.500 ; lpm_counter:Ref_rtl_0|dffs[1] ; RASf ; C7M ; C7M_2 ; -0.500 ; 20.000 ; 22.000 ;
|
|
; -1.500 ; lpm_counter:Ref_rtl_0|dffs[0] ; RASf ; C7M ; C7M_2 ; -0.500 ; 20.000 ; 22.000 ;
|
|
; -1.500 ; S[1] ; RASf ; C7M ; C7M_2 ; -0.500 ; 20.000 ; 22.000 ;
|
|
; -1.500 ; S[0] ; RASf ; C7M ; C7M_2 ; -0.500 ; 20.000 ; 22.000 ;
|
|
; 20.500 ; REGEN ; RASf ; C7M ; C7M_2 ; -0.500 ; 20.000 ; 44.000 ;
|
|
+--------+-------------------------------+---------+--------------+-------------+--------------+------------+------------+
|
|
|
|
|
|
+----------------------------------------------------------------------------------------------------------------------------------------------+
|
|
; Hold: 'C7M' ;
|
|
+--------+-------------------------------+-------------------------------+--------------+-------------+--------------+------------+------------+
|
|
; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
|
|
+--------+-------------------------------+-------------------------------+--------------+-------------+--------------+------------+------------+
|
|
; 5.000 ; PHI1reg ; S[1] ; C7M ; C7M ; 0.000 ; 0.000 ; 9.000 ;
|
|
; 5.000 ; PHI0seen ; S[1] ; C7M ; C7M ; 0.000 ; 0.000 ; 9.000 ;
|
|
; 5.000 ; S[0] ; S[1] ; C7M ; C7M ; 0.000 ; 0.000 ; 9.000 ;
|
|
; 5.000 ; S[1] ; S[1] ; C7M ; C7M ; 0.000 ; 0.000 ; 9.000 ;
|
|
; 5.000 ; S[2] ; S[1] ; C7M ; C7M ; 0.000 ; 0.000 ; 9.000 ;
|
|
; 5.000 ; PHI1reg ; S[2] ; C7M ; C7M ; 0.000 ; 0.000 ; 9.000 ;
|
|
; 5.000 ; PHI0seen ; S[2] ; C7M ; C7M ; 0.000 ; 0.000 ; 9.000 ;
|
|
; 5.000 ; S[1] ; S[2] ; C7M ; C7M ; 0.000 ; 0.000 ; 9.000 ;
|
|
; 5.000 ; S[2] ; S[2] ; C7M ; C7M ; 0.000 ; 0.000 ; 9.000 ;
|
|
; 5.000 ; S[0] ; S[2] ; C7M ; C7M ; 0.000 ; 0.000 ; 9.000 ;
|
|
; 5.000 ; PHI1reg ; S[0] ; C7M ; C7M ; 0.000 ; 0.000 ; 9.000 ;
|
|
; 5.000 ; PHI0seen ; S[0] ; C7M ; C7M ; 0.000 ; 0.000 ; 9.000 ;
|
|
; 5.000 ; S[0] ; S[0] ; C7M ; C7M ; 0.000 ; 0.000 ; 9.000 ;
|
|
; 5.000 ; S[2] ; S[0] ; C7M ; C7M ; 0.000 ; 0.000 ; 9.000 ;
|
|
; 5.000 ; S[1] ; S[0] ; C7M ; C7M ; 0.000 ; 0.000 ; 9.000 ;
|
|
; 5.000 ; IOROMEN ; IOROMEN ; C7M ; C7M ; 0.000 ; 0.000 ; 9.000 ;
|
|
; 5.000 ; S[0] ; IOROMEN ; C7M ; C7M ; 0.000 ; 0.000 ; 9.000 ;
|
|
; 5.000 ; S[2] ; IOROMEN ; C7M ; C7M ; 0.000 ; 0.000 ; 9.000 ;
|
|
; 5.000 ; S[1] ; IOROMEN ; C7M ; C7M ; 0.000 ; 0.000 ; 9.000 ;
|
|
; 5.000 ; Addr[0] ; Addr[0] ; C7M ; C7M ; 0.000 ; 0.000 ; 9.000 ;
|
|
; 5.000 ; Addr[1] ; Addr[1] ; C7M ; C7M ; 0.000 ; 0.000 ; 9.000 ;
|
|
; 5.000 ; Addr[15] ; Addr[15] ; C7M ; C7M ; 0.000 ; 0.000 ; 9.000 ;
|
|
; 5.000 ; Addr[16] ; Addr[16] ; C7M ; C7M ; 0.000 ; 0.000 ; 9.000 ;
|
|
; 5.000 ; Addr[17] ; Addr[17] ; C7M ; C7M ; 0.000 ; 0.000 ; 9.000 ;
|
|
; 5.000 ; Addr[9] ; Addr[9] ; C7M ; C7M ; 0.000 ; 0.000 ; 9.000 ;
|
|
; 5.000 ; Addr[10] ; Addr[10] ; C7M ; C7M ; 0.000 ; 0.000 ; 9.000 ;
|
|
; 5.000 ; Addr[18] ; Addr[18] ; C7M ; C7M ; 0.000 ; 0.000 ; 9.000 ;
|
|
; 5.000 ; Addr[2] ; Addr[2] ; C7M ; C7M ; 0.000 ; 0.000 ; 9.000 ;
|
|
; 5.000 ; Addr[3] ; Addr[3] ; C7M ; C7M ; 0.000 ; 0.000 ; 9.000 ;
|
|
; 5.000 ; Addr[19] ; Addr[19] ; C7M ; C7M ; 0.000 ; 0.000 ; 9.000 ;
|
|
; 5.000 ; Addr[11] ; Addr[11] ; C7M ; C7M ; 0.000 ; 0.000 ; 9.000 ;
|
|
; 5.000 ; Addr[12] ; Addr[12] ; C7M ; C7M ; 0.000 ; 0.000 ; 9.000 ;
|
|
; 5.000 ; Addr[20] ; Addr[20] ; C7M ; C7M ; 0.000 ; 0.000 ; 9.000 ;
|
|
; 5.000 ; Addr[4] ; Addr[4] ; C7M ; C7M ; 0.000 ; 0.000 ; 9.000 ;
|
|
; 5.000 ; Addr[5] ; Addr[5] ; C7M ; C7M ; 0.000 ; 0.000 ; 9.000 ;
|
|
; 5.000 ; Addr[21] ; Addr[21] ; C7M ; C7M ; 0.000 ; 0.000 ; 9.000 ;
|
|
; 5.000 ; Addr[13] ; Addr[13] ; C7M ; C7M ; 0.000 ; 0.000 ; 9.000 ;
|
|
; 5.000 ; Addr[14] ; Addr[14] ; C7M ; C7M ; 0.000 ; 0.000 ; 9.000 ;
|
|
; 5.000 ; Addr[22] ; Addr[22] ; C7M ; C7M ; 0.000 ; 0.000 ; 9.000 ;
|
|
; 5.000 ; Addr[6] ; Addr[6] ; C7M ; C7M ; 0.000 ; 0.000 ; 9.000 ;
|
|
; 5.000 ; Addr[7] ; Addr[7] ; C7M ; C7M ; 0.000 ; 0.000 ; 9.000 ;
|
|
; 5.000 ; Addr[23] ; Addr[23] ; C7M ; C7M ; 0.000 ; 0.000 ; 9.000 ;
|
|
; 5.000 ; Addr[8] ; Addr[8] ; C7M ; C7M ; 0.000 ; 0.000 ; 9.000 ;
|
|
; 5.000 ; lpm_counter:Ref_rtl_0|dffs[2] ; lpm_counter:Ref_rtl_0|dffs[2] ; C7M ; C7M ; 0.000 ; 0.000 ; 9.000 ;
|
|
; 5.000 ; lpm_counter:Ref_rtl_0|dffs[1] ; lpm_counter:Ref_rtl_0|dffs[1] ; C7M ; C7M ; 0.000 ; 0.000 ; 9.000 ;
|
|
; 5.000 ; lpm_counter:Ref_rtl_0|dffs[0] ; lpm_counter:Ref_rtl_0|dffs[0] ; C7M ; C7M ; 0.000 ; 0.000 ; 9.000 ;
|
|
; 18.000 ; S[0] ; REGEN ; C7M ; C7M ; 0.000 ; 0.000 ; 22.000 ;
|
|
; 18.000 ; S[2] ; REGEN ; C7M ; C7M ; 0.000 ; 0.000 ; 22.000 ;
|
|
; 18.000 ; S[1] ; REGEN ; C7M ; C7M ; 0.000 ; 0.000 ; 22.000 ;
|
|
; 18.000 ; S[2] ; CSDBEN ; C7M ; C7M ; 0.000 ; 0.000 ; 22.000 ;
|
|
; 18.000 ; IncAddrL ; IncAddrL ; C7M ; C7M ; 0.000 ; 0.000 ; 22.000 ;
|
|
; 18.000 ; S[0] ; IncAddrL ; C7M ; C7M ; 0.000 ; 0.000 ; 22.000 ;
|
|
; 18.000 ; S[1] ; IncAddrL ; C7M ; C7M ; 0.000 ; 0.000 ; 22.000 ;
|
|
; 18.000 ; S[2] ; IncAddrL ; C7M ; C7M ; 0.000 ; 0.000 ; 22.000 ;
|
|
; 18.000 ; S[2] ; Addr[0] ; C7M ; C7M ; 0.000 ; 0.000 ; 22.000 ;
|
|
; 18.000 ; S[1] ; Addr[0] ; C7M ; C7M ; 0.000 ; 0.000 ; 22.000 ;
|
|
; 18.000 ; S[0] ; Addr[0] ; C7M ; C7M ; 0.000 ; 0.000 ; 22.000 ;
|
|
; 18.000 ; IncAddrL ; Addr[0] ; C7M ; C7M ; 0.000 ; 0.000 ; 22.000 ;
|
|
; 18.000 ; S[2] ; Addr[1] ; C7M ; C7M ; 0.000 ; 0.000 ; 22.000 ;
|
|
; 18.000 ; S[1] ; Addr[1] ; C7M ; C7M ; 0.000 ; 0.000 ; 22.000 ;
|
|
; 18.000 ; S[0] ; Addr[1] ; C7M ; C7M ; 0.000 ; 0.000 ; 22.000 ;
|
|
; 18.000 ; Addr[0] ; Addr[1] ; C7M ; C7M ; 0.000 ; 0.000 ; 22.000 ;
|
|
; 18.000 ; IncAddrL ; Addr[1] ; C7M ; C7M ; 0.000 ; 0.000 ; 22.000 ;
|
|
; 18.000 ; S[1] ; Addr[15] ; C7M ; C7M ; 0.000 ; 0.000 ; 22.000 ;
|
|
; 18.000 ; S[2] ; Addr[15] ; C7M ; C7M ; 0.000 ; 0.000 ; 22.000 ;
|
|
; 18.000 ; S[0] ; Addr[15] ; C7M ; C7M ; 0.000 ; 0.000 ; 22.000 ;
|
|
; 18.000 ; IncAddrM ; Addr[15] ; C7M ; C7M ; 0.000 ; 0.000 ; 22.000 ;
|
|
; 18.000 ; Addr[14] ; Addr[15] ; C7M ; C7M ; 0.000 ; 0.000 ; 22.000 ;
|
|
; 18.000 ; Addr[13] ; Addr[15] ; C7M ; C7M ; 0.000 ; 0.000 ; 22.000 ;
|
|
; 18.000 ; Addr[12] ; Addr[15] ; C7M ; C7M ; 0.000 ; 0.000 ; 22.000 ;
|
|
; 18.000 ; Addr[11] ; Addr[15] ; C7M ; C7M ; 0.000 ; 0.000 ; 22.000 ;
|
|
; 18.000 ; Addr[10] ; Addr[15] ; C7M ; C7M ; 0.000 ; 0.000 ; 22.000 ;
|
|
; 18.000 ; Addr[9] ; Addr[15] ; C7M ; C7M ; 0.000 ; 0.000 ; 22.000 ;
|
|
; 18.000 ; Addr[8] ; Addr[15] ; C7M ; C7M ; 0.000 ; 0.000 ; 22.000 ;
|
|
; 18.000 ; S[2] ; IncAddrH ; C7M ; C7M ; 0.000 ; 0.000 ; 22.000 ;
|
|
; 18.000 ; S[1] ; IncAddrH ; C7M ; C7M ; 0.000 ; 0.000 ; 22.000 ;
|
|
; 18.000 ; IncAddrH ; IncAddrH ; C7M ; C7M ; 0.000 ; 0.000 ; 22.000 ;
|
|
; 18.000 ; Addr[15] ; IncAddrH ; C7M ; C7M ; 0.000 ; 0.000 ; 22.000 ;
|
|
; 18.000 ; S[0] ; IncAddrH ; C7M ; C7M ; 0.000 ; 0.000 ; 22.000 ;
|
|
; 18.000 ; Addr[14] ; IncAddrH ; C7M ; C7M ; 0.000 ; 0.000 ; 22.000 ;
|
|
; 18.000 ; Addr[13] ; IncAddrH ; C7M ; C7M ; 0.000 ; 0.000 ; 22.000 ;
|
|
; 18.000 ; Addr[12] ; IncAddrH ; C7M ; C7M ; 0.000 ; 0.000 ; 22.000 ;
|
|
; 18.000 ; Addr[11] ; IncAddrH ; C7M ; C7M ; 0.000 ; 0.000 ; 22.000 ;
|
|
; 18.000 ; Addr[10] ; IncAddrH ; C7M ; C7M ; 0.000 ; 0.000 ; 22.000 ;
|
|
; 18.000 ; Addr[9] ; IncAddrH ; C7M ; C7M ; 0.000 ; 0.000 ; 22.000 ;
|
|
; 18.000 ; Addr[8] ; IncAddrH ; C7M ; C7M ; 0.000 ; 0.000 ; 22.000 ;
|
|
; 18.000 ; IncAddrM ; IncAddrH ; C7M ; C7M ; 0.000 ; 0.000 ; 22.000 ;
|
|
; 18.000 ; S[2] ; Addr[16] ; C7M ; C7M ; 0.000 ; 0.000 ; 22.000 ;
|
|
; 18.000 ; S[1] ; Addr[16] ; C7M ; C7M ; 0.000 ; 0.000 ; 22.000 ;
|
|
; 18.000 ; S[0] ; Addr[16] ; C7M ; C7M ; 0.000 ; 0.000 ; 22.000 ;
|
|
; 18.000 ; IncAddrH ; Addr[16] ; C7M ; C7M ; 0.000 ; 0.000 ; 22.000 ;
|
|
; 18.000 ; S[2] ; Addr[17] ; C7M ; C7M ; 0.000 ; 0.000 ; 22.000 ;
|
|
; 18.000 ; S[1] ; Addr[17] ; C7M ; C7M ; 0.000 ; 0.000 ; 22.000 ;
|
|
; 18.000 ; S[0] ; Addr[17] ; C7M ; C7M ; 0.000 ; 0.000 ; 22.000 ;
|
|
; 18.000 ; IncAddrH ; Addr[17] ; C7M ; C7M ; 0.000 ; 0.000 ; 22.000 ;
|
|
; 18.000 ; Addr[16] ; Addr[17] ; C7M ; C7M ; 0.000 ; 0.000 ; 22.000 ;
|
|
; 18.000 ; S[1] ; Addr[9] ; C7M ; C7M ; 0.000 ; 0.000 ; 22.000 ;
|
|
; 18.000 ; S[2] ; Addr[9] ; C7M ; C7M ; 0.000 ; 0.000 ; 22.000 ;
|
|
; 18.000 ; S[0] ; Addr[9] ; C7M ; C7M ; 0.000 ; 0.000 ; 22.000 ;
|
|
; 18.000 ; IncAddrM ; Addr[9] ; C7M ; C7M ; 0.000 ; 0.000 ; 22.000 ;
|
|
+--------+-------------------------------+-------------------------------+--------------+-------------+--------------+------------+------------+
|
|
|
|
|
|
+------------------------------------------------------------------------------------------------+
|
|
; Minimum Pulse Width: 'C7M_2' ;
|
|
+--------+--------------+----------------+------------------+-------+------------+---------------+
|
|
; Slack ; Actual Width ; Required Width ; Type ; Clock ; Clock Edge ; Target ;
|
|
+--------+--------------+----------------+------------------+-------+------------+---------------+
|
|
; -5.500 ; 0.500 ; 6.000 ; High Pulse Width ; C7M_2 ; Fall ; CASf ;
|
|
; -5.500 ; 0.500 ; 6.000 ; Low Pulse Width ; C7M_2 ; Fall ; CASf ;
|
|
; -5.500 ; 0.500 ; 6.000 ; High Pulse Width ; C7M_2 ; Fall ; RASf ;
|
|
; -5.500 ; 0.500 ; 6.000 ; Low Pulse Width ; C7M_2 ; Fall ; RASf ;
|
|
; 0.500 ; 0.500 ; 0.000 ; High Pulse Width ; C7M_2 ; Rise ; C7M_2|dataout ;
|
|
; 0.500 ; 0.500 ; 0.000 ; Low Pulse Width ; C7M_2 ; Rise ; C7M_2|dataout ;
|
|
; 0.500 ; 0.500 ; 0.000 ; High Pulse Width ; C7M_2 ; Rise ; CASf|[4] ;
|
|
; 0.500 ; 0.500 ; 0.000 ; Low Pulse Width ; C7M_2 ; Rise ; CASf|[4] ;
|
|
; 0.500 ; 0.500 ; 0.000 ; High Pulse Width ; C7M_2 ; Rise ; RASf|[8] ;
|
|
; 0.500 ; 0.500 ; 0.000 ; Low Pulse Width ; C7M_2 ; Rise ; RASf|[8] ;
|
|
+--------+--------------+----------------+------------------+-------+------------+---------------+
|
|
|
|
|
|
+----------------------------------------------------------------------------------------------------------------+
|
|
; Minimum Pulse Width: 'C7M' ;
|
|
+--------+--------------+----------------+------------------+-------+------------+-------------------------------+
|
|
; Slack ; Actual Width ; Required Width ; Type ; Clock ; Clock Edge ; Target ;
|
|
+--------+--------------+----------------+------------------+-------+------------+-------------------------------+
|
|
; -4.500 ; 0.500 ; 5.000 ; High Pulse Width ; C7M ; Rise ; ASel ;
|
|
; -4.500 ; 0.500 ; 5.000 ; Low Pulse Width ; C7M ; Rise ; ASel ;
|
|
; -4.500 ; 0.500 ; 5.000 ; High Pulse Width ; C7M ; Rise ; Addr[0] ;
|
|
; -4.500 ; 0.500 ; 5.000 ; Low Pulse Width ; C7M ; Rise ; Addr[0] ;
|
|
; -4.500 ; 0.500 ; 5.000 ; High Pulse Width ; C7M ; Rise ; Addr[10] ;
|
|
; -4.500 ; 0.500 ; 5.000 ; Low Pulse Width ; C7M ; Rise ; Addr[10] ;
|
|
; -4.500 ; 0.500 ; 5.000 ; High Pulse Width ; C7M ; Rise ; Addr[11] ;
|
|
; -4.500 ; 0.500 ; 5.000 ; Low Pulse Width ; C7M ; Rise ; Addr[11] ;
|
|
; -4.500 ; 0.500 ; 5.000 ; High Pulse Width ; C7M ; Rise ; Addr[12] ;
|
|
; -4.500 ; 0.500 ; 5.000 ; Low Pulse Width ; C7M ; Rise ; Addr[12] ;
|
|
; -4.500 ; 0.500 ; 5.000 ; High Pulse Width ; C7M ; Rise ; Addr[13] ;
|
|
; -4.500 ; 0.500 ; 5.000 ; Low Pulse Width ; C7M ; Rise ; Addr[13] ;
|
|
; -4.500 ; 0.500 ; 5.000 ; High Pulse Width ; C7M ; Rise ; Addr[14] ;
|
|
; -4.500 ; 0.500 ; 5.000 ; Low Pulse Width ; C7M ; Rise ; Addr[14] ;
|
|
; -4.500 ; 0.500 ; 5.000 ; High Pulse Width ; C7M ; Rise ; Addr[15] ;
|
|
; -4.500 ; 0.500 ; 5.000 ; Low Pulse Width ; C7M ; Rise ; Addr[15] ;
|
|
; -4.500 ; 0.500 ; 5.000 ; High Pulse Width ; C7M ; Rise ; Addr[16] ;
|
|
; -4.500 ; 0.500 ; 5.000 ; Low Pulse Width ; C7M ; Rise ; Addr[16] ;
|
|
; -4.500 ; 0.500 ; 5.000 ; High Pulse Width ; C7M ; Rise ; Addr[17] ;
|
|
; -4.500 ; 0.500 ; 5.000 ; Low Pulse Width ; C7M ; Rise ; Addr[17] ;
|
|
; -4.500 ; 0.500 ; 5.000 ; High Pulse Width ; C7M ; Rise ; Addr[18] ;
|
|
; -4.500 ; 0.500 ; 5.000 ; Low Pulse Width ; C7M ; Rise ; Addr[18] ;
|
|
; -4.500 ; 0.500 ; 5.000 ; High Pulse Width ; C7M ; Rise ; Addr[19] ;
|
|
; -4.500 ; 0.500 ; 5.000 ; Low Pulse Width ; C7M ; Rise ; Addr[19] ;
|
|
; -4.500 ; 0.500 ; 5.000 ; High Pulse Width ; C7M ; Rise ; Addr[1] ;
|
|
; -4.500 ; 0.500 ; 5.000 ; Low Pulse Width ; C7M ; Rise ; Addr[1] ;
|
|
; -4.500 ; 0.500 ; 5.000 ; High Pulse Width ; C7M ; Rise ; Addr[20] ;
|
|
; -4.500 ; 0.500 ; 5.000 ; Low Pulse Width ; C7M ; Rise ; Addr[20] ;
|
|
; -4.500 ; 0.500 ; 5.000 ; High Pulse Width ; C7M ; Rise ; Addr[21] ;
|
|
; -4.500 ; 0.500 ; 5.000 ; Low Pulse Width ; C7M ; Rise ; Addr[21] ;
|
|
; -4.500 ; 0.500 ; 5.000 ; High Pulse Width ; C7M ; Rise ; Addr[22] ;
|
|
; -4.500 ; 0.500 ; 5.000 ; Low Pulse Width ; C7M ; Rise ; Addr[22] ;
|
|
; -4.500 ; 0.500 ; 5.000 ; High Pulse Width ; C7M ; Rise ; Addr[23] ;
|
|
; -4.500 ; 0.500 ; 5.000 ; Low Pulse Width ; C7M ; Rise ; Addr[23] ;
|
|
; -4.500 ; 0.500 ; 5.000 ; High Pulse Width ; C7M ; Rise ; Addr[2] ;
|
|
; -4.500 ; 0.500 ; 5.000 ; Low Pulse Width ; C7M ; Rise ; Addr[2] ;
|
|
; -4.500 ; 0.500 ; 5.000 ; High Pulse Width ; C7M ; Rise ; Addr[3] ;
|
|
; -4.500 ; 0.500 ; 5.000 ; Low Pulse Width ; C7M ; Rise ; Addr[3] ;
|
|
; -4.500 ; 0.500 ; 5.000 ; High Pulse Width ; C7M ; Rise ; Addr[4] ;
|
|
; -4.500 ; 0.500 ; 5.000 ; Low Pulse Width ; C7M ; Rise ; Addr[4] ;
|
|
; -4.500 ; 0.500 ; 5.000 ; High Pulse Width ; C7M ; Rise ; Addr[5] ;
|
|
; -4.500 ; 0.500 ; 5.000 ; Low Pulse Width ; C7M ; Rise ; Addr[5] ;
|
|
; -4.500 ; 0.500 ; 5.000 ; High Pulse Width ; C7M ; Rise ; Addr[6] ;
|
|
; -4.500 ; 0.500 ; 5.000 ; Low Pulse Width ; C7M ; Rise ; Addr[6] ;
|
|
; -4.500 ; 0.500 ; 5.000 ; High Pulse Width ; C7M ; Rise ; Addr[7] ;
|
|
; -4.500 ; 0.500 ; 5.000 ; Low Pulse Width ; C7M ; Rise ; Addr[7] ;
|
|
; -4.500 ; 0.500 ; 5.000 ; High Pulse Width ; C7M ; Rise ; Addr[8] ;
|
|
; -4.500 ; 0.500 ; 5.000 ; Low Pulse Width ; C7M ; Rise ; Addr[8] ;
|
|
; -4.500 ; 0.500 ; 5.000 ; High Pulse Width ; C7M ; Rise ; Addr[9] ;
|
|
; -4.500 ; 0.500 ; 5.000 ; Low Pulse Width ; C7M ; Rise ; Addr[9] ;
|
|
; -4.500 ; 0.500 ; 5.000 ; High Pulse Width ; C7M ; Rise ; Bank[0] ;
|
|
; -4.500 ; 0.500 ; 5.000 ; Low Pulse Width ; C7M ; Rise ; Bank[0] ;
|
|
; -4.500 ; 0.500 ; 5.000 ; High Pulse Width ; C7M ; Rise ; Bank[1] ;
|
|
; -4.500 ; 0.500 ; 5.000 ; Low Pulse Width ; C7M ; Rise ; Bank[1] ;
|
|
; -4.500 ; 0.500 ; 5.000 ; High Pulse Width ; C7M ; Rise ; Bank[2] ;
|
|
; -4.500 ; 0.500 ; 5.000 ; Low Pulse Width ; C7M ; Rise ; Bank[2] ;
|
|
; -4.500 ; 0.500 ; 5.000 ; High Pulse Width ; C7M ; Rise ; Bank[3] ;
|
|
; -4.500 ; 0.500 ; 5.000 ; Low Pulse Width ; C7M ; Rise ; Bank[3] ;
|
|
; -4.500 ; 0.500 ; 5.000 ; High Pulse Width ; C7M ; Rise ; Bank[4] ;
|
|
; -4.500 ; 0.500 ; 5.000 ; Low Pulse Width ; C7M ; Rise ; Bank[4] ;
|
|
; -4.500 ; 0.500 ; 5.000 ; High Pulse Width ; C7M ; Rise ; Bank[5] ;
|
|
; -4.500 ; 0.500 ; 5.000 ; Low Pulse Width ; C7M ; Rise ; Bank[5] ;
|
|
; -4.500 ; 0.500 ; 5.000 ; High Pulse Width ; C7M ; Rise ; Bank[6] ;
|
|
; -4.500 ; 0.500 ; 5.000 ; Low Pulse Width ; C7M ; Rise ; Bank[6] ;
|
|
; -4.500 ; 0.500 ; 5.000 ; High Pulse Width ; C7M ; Rise ; Bank[7] ;
|
|
; -4.500 ; 0.500 ; 5.000 ; Low Pulse Width ; C7M ; Rise ; Bank[7] ;
|
|
; -4.500 ; 0.500 ; 5.000 ; High Pulse Width ; C7M ; Rise ; CAS0r ;
|
|
; -4.500 ; 0.500 ; 5.000 ; Low Pulse Width ; C7M ; Rise ; CAS0r ;
|
|
; -4.500 ; 0.500 ; 5.000 ; High Pulse Width ; C7M ; Rise ; CAS1r ;
|
|
; -4.500 ; 0.500 ; 5.000 ; Low Pulse Width ; C7M ; Rise ; CAS1r ;
|
|
; -4.500 ; 0.500 ; 5.000 ; High Pulse Width ; C7M ; Rise ; CSDBEN ;
|
|
; -4.500 ; 0.500 ; 5.000 ; Low Pulse Width ; C7M ; Rise ; CSDBEN ;
|
|
; -4.500 ; 0.500 ; 5.000 ; High Pulse Width ; C7M ; Rise ; FullIOEN ;
|
|
; -4.500 ; 0.500 ; 5.000 ; Low Pulse Width ; C7M ; Rise ; FullIOEN ;
|
|
; -4.500 ; 0.500 ; 5.000 ; High Pulse Width ; C7M ; Rise ; IOROMEN ;
|
|
; -4.500 ; 0.500 ; 5.000 ; Low Pulse Width ; C7M ; Rise ; IOROMEN ;
|
|
; -4.500 ; 0.500 ; 5.000 ; High Pulse Width ; C7M ; Rise ; IncAddrH ;
|
|
; -4.500 ; 0.500 ; 5.000 ; Low Pulse Width ; C7M ; Rise ; IncAddrH ;
|
|
; -4.500 ; 0.500 ; 5.000 ; High Pulse Width ; C7M ; Rise ; IncAddrL ;
|
|
; -4.500 ; 0.500 ; 5.000 ; Low Pulse Width ; C7M ; Rise ; IncAddrL ;
|
|
; -4.500 ; 0.500 ; 5.000 ; High Pulse Width ; C7M ; Rise ; IncAddrM ;
|
|
; -4.500 ; 0.500 ; 5.000 ; Low Pulse Width ; C7M ; Rise ; IncAddrM ;
|
|
; -4.500 ; 0.500 ; 5.000 ; High Pulse Width ; C7M ; Rise ; PHI0seen ;
|
|
; -4.500 ; 0.500 ; 5.000 ; Low Pulse Width ; C7M ; Rise ; PHI0seen ;
|
|
; -4.500 ; 0.500 ; 5.000 ; High Pulse Width ; C7M ; Rise ; PHI1reg ;
|
|
; -4.500 ; 0.500 ; 5.000 ; Low Pulse Width ; C7M ; Rise ; PHI1reg ;
|
|
; -4.500 ; 0.500 ; 5.000 ; High Pulse Width ; C7M ; Rise ; RASr ;
|
|
; -4.500 ; 0.500 ; 5.000 ; Low Pulse Width ; C7M ; Rise ; RASr ;
|
|
; -4.500 ; 0.500 ; 5.000 ; High Pulse Width ; C7M ; Rise ; REGEN ;
|
|
; -4.500 ; 0.500 ; 5.000 ; Low Pulse Width ; C7M ; Rise ; REGEN ;
|
|
; -4.500 ; 0.500 ; 5.000 ; High Pulse Width ; C7M ; Rise ; S[0] ;
|
|
; -4.500 ; 0.500 ; 5.000 ; Low Pulse Width ; C7M ; Rise ; S[0] ;
|
|
; -4.500 ; 0.500 ; 5.000 ; High Pulse Width ; C7M ; Rise ; S[1] ;
|
|
; -4.500 ; 0.500 ; 5.000 ; Low Pulse Width ; C7M ; Rise ; S[1] ;
|
|
; -4.500 ; 0.500 ; 5.000 ; High Pulse Width ; C7M ; Rise ; S[2] ;
|
|
; -4.500 ; 0.500 ; 5.000 ; Low Pulse Width ; C7M ; Rise ; S[2] ;
|
|
; -4.500 ; 0.500 ; 5.000 ; High Pulse Width ; C7M ; Rise ; lpm_counter:Ref_rtl_0|dffs[0] ;
|
|
; -4.500 ; 0.500 ; 5.000 ; Low Pulse Width ; C7M ; Rise ; lpm_counter:Ref_rtl_0|dffs[0] ;
|
|
; -4.500 ; 0.500 ; 5.000 ; High Pulse Width ; C7M ; Rise ; lpm_counter:Ref_rtl_0|dffs[1] ;
|
|
; -4.500 ; 0.500 ; 5.000 ; Low Pulse Width ; C7M ; Rise ; lpm_counter:Ref_rtl_0|dffs[1] ;
|
|
+--------+--------------+----------------+------------------+-------+------------+-------------------------------+
|
|
|
|
|
|
+---------------------------------------------------------------------------+
|
|
; Setup Times ;
|
|
+-----------+------------+---------+---------+------------+-----------------+
|
|
; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ;
|
|
+-----------+------------+---------+---------+------------+-----------------+
|
|
; A[*] ; C7M ; 46.000 ; 46.000 ; Rise ; C7M ;
|
|
; A[0] ; C7M ; 46.000 ; 46.000 ; Rise ; C7M ;
|
|
; A[1] ; C7M ; 46.000 ; 46.000 ; Rise ; C7M ;
|
|
; A[2] ; C7M ; 46.000 ; 46.000 ; Rise ; C7M ;
|
|
; A[3] ; C7M ; 46.000 ; 46.000 ; Rise ; C7M ;
|
|
; A[4] ; C7M ; 11.000 ; 11.000 ; Rise ; C7M ;
|
|
; A[5] ; C7M ; 11.000 ; 11.000 ; Rise ; C7M ;
|
|
; A[6] ; C7M ; 11.000 ; 11.000 ; Rise ; C7M ;
|
|
; A[7] ; C7M ; 11.000 ; 11.000 ; Rise ; C7M ;
|
|
; A[8] ; C7M ; 11.000 ; 11.000 ; Rise ; C7M ;
|
|
; A[9] ; C7M ; 11.000 ; 11.000 ; Rise ; C7M ;
|
|
; A[10] ; C7M ; 11.000 ; 11.000 ; Rise ; C7M ;
|
|
; D[*] ; C7M ; 24.000 ; 24.000 ; Rise ; C7M ;
|
|
; D[0] ; C7M ; 24.000 ; 24.000 ; Rise ; C7M ;
|
|
; D[1] ; C7M ; 24.000 ; 24.000 ; Rise ; C7M ;
|
|
; D[2] ; C7M ; 24.000 ; 24.000 ; Rise ; C7M ;
|
|
; D[3] ; C7M ; 24.000 ; 24.000 ; Rise ; C7M ;
|
|
; D[4] ; C7M ; 24.000 ; 24.000 ; Rise ; C7M ;
|
|
; D[5] ; C7M ; 24.000 ; 24.000 ; Rise ; C7M ;
|
|
; D[6] ; C7M ; 24.000 ; 24.000 ; Rise ; C7M ;
|
|
; D[7] ; C7M ; 24.000 ; 24.000 ; Rise ; C7M ;
|
|
; PHI1in ; C7M ; 101.000 ; 101.000 ; Rise ; C7M ;
|
|
; nDEVSEL ; C7M ; 46.000 ; 46.000 ; Rise ; C7M ;
|
|
; nIOSEL ; C7M ; 24.000 ; 24.000 ; Rise ; C7M ;
|
|
; nIOSTRB ; C7M ; 11.000 ; 11.000 ; Rise ; C7M ;
|
|
; nWE ; C7M ; 46.000 ; 46.000 ; Rise ; C7M ;
|
|
; A[*] ; C7M_2 ; 26.000 ; 26.000 ; Fall ; C7M_2 ;
|
|
; A[0] ; C7M_2 ; 26.000 ; 26.000 ; Fall ; C7M_2 ;
|
|
; A[1] ; C7M_2 ; 26.000 ; 26.000 ; Fall ; C7M_2 ;
|
|
; A[2] ; C7M_2 ; 26.000 ; 26.000 ; Fall ; C7M_2 ;
|
|
; A[3] ; C7M_2 ; 26.000 ; 26.000 ; Fall ; C7M_2 ;
|
|
; nDEVSEL ; C7M_2 ; 26.000 ; 26.000 ; Fall ; C7M_2 ;
|
|
; nWE ; C7M_2 ; 4.000 ; 4.000 ; Fall ; C7M_2 ;
|
|
+-----------+------------+---------+---------+------------+-----------------+
|
|
|
|
|
|
+---------------------------------------------------------------------------+
|
|
; Hold Times ;
|
|
+-----------+------------+---------+---------+------------+-----------------+
|
|
; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ;
|
|
+-----------+------------+---------+---------+------------+-----------------+
|
|
; A[*] ; C7M ; -3.000 ; -3.000 ; Rise ; C7M ;
|
|
; A[0] ; C7M ; -3.000 ; -3.000 ; Rise ; C7M ;
|
|
; A[1] ; C7M ; -3.000 ; -3.000 ; Rise ; C7M ;
|
|
; A[2] ; C7M ; -3.000 ; -3.000 ; Rise ; C7M ;
|
|
; A[3] ; C7M ; -3.000 ; -3.000 ; Rise ; C7M ;
|
|
; A[4] ; C7M ; -3.000 ; -3.000 ; Rise ; C7M ;
|
|
; A[5] ; C7M ; -3.000 ; -3.000 ; Rise ; C7M ;
|
|
; A[6] ; C7M ; -3.000 ; -3.000 ; Rise ; C7M ;
|
|
; A[7] ; C7M ; -3.000 ; -3.000 ; Rise ; C7M ;
|
|
; A[8] ; C7M ; -3.000 ; -3.000 ; Rise ; C7M ;
|
|
; A[9] ; C7M ; -3.000 ; -3.000 ; Rise ; C7M ;
|
|
; A[10] ; C7M ; -3.000 ; -3.000 ; Rise ; C7M ;
|
|
; D[*] ; C7M ; -16.000 ; -16.000 ; Rise ; C7M ;
|
|
; D[0] ; C7M ; -16.000 ; -16.000 ; Rise ; C7M ;
|
|
; D[1] ; C7M ; -16.000 ; -16.000 ; Rise ; C7M ;
|
|
; D[2] ; C7M ; -16.000 ; -16.000 ; Rise ; C7M ;
|
|
; D[3] ; C7M ; -16.000 ; -16.000 ; Rise ; C7M ;
|
|
; D[4] ; C7M ; -16.000 ; -16.000 ; Rise ; C7M ;
|
|
; D[5] ; C7M ; -16.000 ; -16.000 ; Rise ; C7M ;
|
|
; D[6] ; C7M ; -16.000 ; -16.000 ; Rise ; C7M ;
|
|
; D[7] ; C7M ; -16.000 ; -16.000 ; Rise ; C7M ;
|
|
; PHI1in ; C7M ; -12.000 ; -12.000 ; Rise ; C7M ;
|
|
; nDEVSEL ; C7M ; -16.000 ; -16.000 ; Rise ; C7M ;
|
|
; nIOSEL ; C7M ; -3.000 ; -3.000 ; Rise ; C7M ;
|
|
; nIOSTRB ; C7M ; -3.000 ; -3.000 ; Rise ; C7M ;
|
|
; nWE ; C7M ; -16.000 ; -16.000 ; Rise ; C7M ;
|
|
; A[*] ; C7M_2 ; -18.000 ; -18.000 ; Fall ; C7M_2 ;
|
|
; A[0] ; C7M_2 ; -18.000 ; -18.000 ; Fall ; C7M_2 ;
|
|
; A[1] ; C7M_2 ; -18.000 ; -18.000 ; Fall ; C7M_2 ;
|
|
; A[2] ; C7M_2 ; -18.000 ; -18.000 ; Fall ; C7M_2 ;
|
|
; A[3] ; C7M_2 ; -18.000 ; -18.000 ; Fall ; C7M_2 ;
|
|
; nDEVSEL ; C7M_2 ; -18.000 ; -18.000 ; Fall ; C7M_2 ;
|
|
; nWE ; C7M_2 ; 4.000 ; 4.000 ; Fall ; C7M_2 ;
|
|
+-----------+------------+---------+---------+------------+-----------------+
|
|
|
|
|
|
+-------------------------------------------------------------------------+
|
|
; Clock to Output Times ;
|
|
+-----------+------------+--------+--------+------------+-----------------+
|
|
; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ;
|
|
+-----------+------------+--------+--------+------------+-----------------+
|
|
; D[*] ; C7M ; 34.000 ; 34.000 ; Rise ; C7M ;
|
|
; D[0] ; C7M ; 34.000 ; 34.000 ; Rise ; C7M ;
|
|
; D[1] ; C7M ; 34.000 ; 34.000 ; Rise ; C7M ;
|
|
; D[2] ; C7M ; 34.000 ; 34.000 ; Rise ; C7M ;
|
|
; D[3] ; C7M ; 34.000 ; 34.000 ; Rise ; C7M ;
|
|
; D[4] ; C7M ; 34.000 ; 34.000 ; Rise ; C7M ;
|
|
; D[5] ; C7M ; 34.000 ; 34.000 ; Rise ; C7M ;
|
|
; D[6] ; C7M ; 34.000 ; 34.000 ; Rise ; C7M ;
|
|
; D[7] ; C7M ; 34.000 ; 34.000 ; Rise ; C7M ;
|
|
; RA[*] ; C7M ; 34.000 ; 34.000 ; Rise ; C7M ;
|
|
; RA[0] ; C7M ; 34.000 ; 34.000 ; Rise ; C7M ;
|
|
; RA[1] ; C7M ; 34.000 ; 34.000 ; Rise ; C7M ;
|
|
; RA[2] ; C7M ; 34.000 ; 34.000 ; Rise ; C7M ;
|
|
; RA[3] ; C7M ; 34.000 ; 34.000 ; Rise ; C7M ;
|
|
; RA[4] ; C7M ; 34.000 ; 34.000 ; Rise ; C7M ;
|
|
; RA[5] ; C7M ; 34.000 ; 34.000 ; Rise ; C7M ;
|
|
; RA[6] ; C7M ; 34.000 ; 34.000 ; Rise ; C7M ;
|
|
; RA[7] ; C7M ; 34.000 ; 34.000 ; Rise ; C7M ;
|
|
; RA[8] ; C7M ; 34.000 ; 34.000 ; Rise ; C7M ;
|
|
; RA[9] ; C7M ; 34.000 ; 34.000 ; Rise ; C7M ;
|
|
; RA[10] ; C7M ; 34.000 ; 34.000 ; Rise ; C7M ;
|
|
; nCAS0 ; C7M ; 56.000 ; 56.000 ; Rise ; C7M ;
|
|
; nCAS1 ; C7M ; 56.000 ; 56.000 ; Rise ; C7M ;
|
|
; nRAS ; C7M ; 34.000 ; 34.000 ; Rise ; C7M ;
|
|
; nRCS ; C7M ; 34.000 ; 34.000 ; Rise ; C7M ;
|
|
; nCAS0 ; C7M_2 ; 54.000 ; 54.000 ; Fall ; C7M_2 ;
|
|
; nCAS1 ; C7M_2 ; 54.000 ; 54.000 ; Fall ; C7M_2 ;
|
|
; nRAS ; C7M_2 ; 54.000 ; 54.000 ; Fall ; C7M_2 ;
|
|
+-----------+------------+--------+--------+------------+-----------------+
|
|
|
|
|
|
+-------------------------------------------------------------------------+
|
|
; Minimum Clock to Output Times ;
|
|
+-----------+------------+--------+--------+------------+-----------------+
|
|
; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ;
|
|
+-----------+------------+--------+--------+------------+-----------------+
|
|
; D[*] ; C7M ; 34.000 ; 34.000 ; Rise ; C7M ;
|
|
; D[0] ; C7M ; 34.000 ; 34.000 ; Rise ; C7M ;
|
|
; D[1] ; C7M ; 34.000 ; 34.000 ; Rise ; C7M ;
|
|
; D[2] ; C7M ; 34.000 ; 34.000 ; Rise ; C7M ;
|
|
; D[3] ; C7M ; 34.000 ; 34.000 ; Rise ; C7M ;
|
|
; D[4] ; C7M ; 34.000 ; 34.000 ; Rise ; C7M ;
|
|
; D[5] ; C7M ; 34.000 ; 34.000 ; Rise ; C7M ;
|
|
; D[6] ; C7M ; 34.000 ; 34.000 ; Rise ; C7M ;
|
|
; D[7] ; C7M ; 34.000 ; 34.000 ; Rise ; C7M ;
|
|
; RA[*] ; C7M ; 34.000 ; 34.000 ; Rise ; C7M ;
|
|
; RA[0] ; C7M ; 34.000 ; 34.000 ; Rise ; C7M ;
|
|
; RA[1] ; C7M ; 34.000 ; 34.000 ; Rise ; C7M ;
|
|
; RA[2] ; C7M ; 34.000 ; 34.000 ; Rise ; C7M ;
|
|
; RA[3] ; C7M ; 34.000 ; 34.000 ; Rise ; C7M ;
|
|
; RA[4] ; C7M ; 34.000 ; 34.000 ; Rise ; C7M ;
|
|
; RA[5] ; C7M ; 34.000 ; 34.000 ; Rise ; C7M ;
|
|
; RA[6] ; C7M ; 34.000 ; 34.000 ; Rise ; C7M ;
|
|
; RA[7] ; C7M ; 34.000 ; 34.000 ; Rise ; C7M ;
|
|
; RA[8] ; C7M ; 34.000 ; 34.000 ; Rise ; C7M ;
|
|
; RA[9] ; C7M ; 34.000 ; 34.000 ; Rise ; C7M ;
|
|
; RA[10] ; C7M ; 34.000 ; 34.000 ; Rise ; C7M ;
|
|
; nCAS0 ; C7M ; 34.000 ; 34.000 ; Rise ; C7M ;
|
|
; nCAS1 ; C7M ; 34.000 ; 34.000 ; Rise ; C7M ;
|
|
; nRAS ; C7M ; 34.000 ; 34.000 ; Rise ; C7M ;
|
|
; nRCS ; C7M ; 34.000 ; 34.000 ; Rise ; C7M ;
|
|
; nCAS0 ; C7M_2 ; 54.000 ; 54.000 ; Fall ; C7M_2 ;
|
|
; nCAS1 ; C7M_2 ; 54.000 ; 54.000 ; Fall ; C7M_2 ;
|
|
; nRAS ; C7M_2 ; 54.000 ; 54.000 ; Fall ; C7M_2 ;
|
|
+-----------+------------+--------+--------+------------+-----------------+
|
|
|
|
|
|
+--------------------------------------------------------------+
|
|
; Propagation Delay ;
|
|
+------------+-------------+--------+--------+--------+--------+
|
|
; Input Port ; Output Port ; RR ; RF ; FR ; FF ;
|
|
+------------+-------------+--------+--------+--------+--------+
|
|
; A[0] ; D[0] ; 32.000 ; 32.000 ; 32.000 ; 32.000 ;
|
|
; A[0] ; D[1] ; 32.000 ; 32.000 ; 32.000 ; 32.000 ;
|
|
; A[0] ; D[2] ; 32.000 ; 32.000 ; 32.000 ; 32.000 ;
|
|
; A[0] ; D[3] ; 32.000 ; 32.000 ; 32.000 ; 32.000 ;
|
|
; A[0] ; D[4] ; 32.000 ; 32.000 ; 32.000 ; 32.000 ;
|
|
; A[0] ; D[5] ; 32.000 ; 32.000 ; 32.000 ; 32.000 ;
|
|
; A[0] ; D[6] ; 32.000 ; 32.000 ; 32.000 ; 32.000 ;
|
|
; A[0] ; D[7] ; 32.000 ; 32.000 ; 32.000 ; 32.000 ;
|
|
; A[0] ; nCAS0 ; 54.000 ; ; ; 54.000 ;
|
|
; A[0] ; nCAS1 ; 54.000 ; ; ; 54.000 ;
|
|
; A[1] ; D[0] ; 32.000 ; 32.000 ; 32.000 ; 32.000 ;
|
|
; A[1] ; D[1] ; 32.000 ; 32.000 ; 32.000 ; 32.000 ;
|
|
; A[1] ; D[2] ; 32.000 ; 32.000 ; 32.000 ; 32.000 ;
|
|
; A[1] ; D[3] ; 32.000 ; 32.000 ; 32.000 ; 32.000 ;
|
|
; A[1] ; D[4] ; 32.000 ; 32.000 ; 32.000 ; 32.000 ;
|
|
; A[1] ; D[5] ; 32.000 ; 32.000 ; 32.000 ; 32.000 ;
|
|
; A[1] ; D[6] ; 32.000 ; 32.000 ; 32.000 ; 32.000 ;
|
|
; A[1] ; D[7] ; 32.000 ; 32.000 ; 32.000 ; 32.000 ;
|
|
; A[1] ; nCAS0 ; 54.000 ; ; ; 54.000 ;
|
|
; A[1] ; nCAS1 ; 54.000 ; ; ; 54.000 ;
|
|
; A[2] ; D[0] ; ; 32.000 ; 32.000 ; ;
|
|
; A[2] ; D[1] ; ; 32.000 ; 32.000 ; ;
|
|
; A[2] ; D[2] ; ; 32.000 ; 32.000 ; ;
|
|
; A[2] ; D[3] ; ; 32.000 ; 32.000 ; ;
|
|
; A[2] ; D[4] ; ; 32.000 ; 32.000 ; ;
|
|
; A[2] ; D[5] ; ; 32.000 ; 32.000 ; ;
|
|
; A[2] ; D[6] ; ; 32.000 ; 32.000 ; ;
|
|
; A[2] ; D[7] ; ; 32.000 ; 32.000 ; ;
|
|
; A[2] ; nCAS0 ; ; 54.000 ; 54.000 ; ;
|
|
; A[2] ; nCAS1 ; ; 54.000 ; 54.000 ; ;
|
|
; A[3] ; D[0] ; ; 32.000 ; 32.000 ; ;
|
|
; A[3] ; D[1] ; ; 32.000 ; 32.000 ; ;
|
|
; A[3] ; D[2] ; ; 32.000 ; 32.000 ; ;
|
|
; A[3] ; D[3] ; ; 32.000 ; 32.000 ; ;
|
|
; A[3] ; D[4] ; ; 32.000 ; 32.000 ; ;
|
|
; A[3] ; D[5] ; ; 32.000 ; 32.000 ; ;
|
|
; A[3] ; D[6] ; ; 32.000 ; 32.000 ; ;
|
|
; A[3] ; D[7] ; ; 32.000 ; 32.000 ; ;
|
|
; A[3] ; nCAS0 ; ; 54.000 ; 54.000 ; ;
|
|
; A[3] ; nCAS1 ; ; 54.000 ; 54.000 ; ;
|
|
; D[0] ; RD[0] ; 32.000 ; ; ; 32.000 ;
|
|
; D[1] ; RD[1] ; 32.000 ; ; ; 32.000 ;
|
|
; D[2] ; RD[2] ; 32.000 ; ; ; 32.000 ;
|
|
; D[3] ; RD[3] ; 32.000 ; ; ; 32.000 ;
|
|
; D[4] ; RD[4] ; 32.000 ; ; ; 32.000 ;
|
|
; D[5] ; RD[5] ; 32.000 ; ; ; 32.000 ;
|
|
; D[6] ; RD[6] ; 32.000 ; ; ; 32.000 ;
|
|
; D[7] ; RD[7] ; 32.000 ; ; ; 32.000 ;
|
|
; RD[0] ; D[0] ; 32.000 ; ; ; 32.000 ;
|
|
; RD[1] ; D[1] ; 32.000 ; ; ; 32.000 ;
|
|
; RD[2] ; D[2] ; 32.000 ; ; ; 32.000 ;
|
|
; RD[3] ; D[3] ; 32.000 ; ; ; 32.000 ;
|
|
; RD[4] ; D[4] ; 32.000 ; ; ; 32.000 ;
|
|
; RD[5] ; D[5] ; 32.000 ; ; ; 32.000 ;
|
|
; RD[6] ; D[6] ; 32.000 ; ; ; 32.000 ;
|
|
; RD[7] ; D[7] ; 32.000 ; ; ; 32.000 ;
|
|
; nDEVSEL ; D[0] ; 32.000 ; 39.000 ; 39.000 ; 32.000 ;
|
|
; nDEVSEL ; D[1] ; 32.000 ; 39.000 ; 39.000 ; 32.000 ;
|
|
; nDEVSEL ; D[2] ; 32.000 ; 39.000 ; 39.000 ; 32.000 ;
|
|
; nDEVSEL ; D[3] ; 32.000 ; 39.000 ; 39.000 ; 32.000 ;
|
|
; nDEVSEL ; D[4] ; 32.000 ; 39.000 ; 39.000 ; 32.000 ;
|
|
; nDEVSEL ; D[5] ; 32.000 ; 39.000 ; 39.000 ; 32.000 ;
|
|
; nDEVSEL ; D[6] ; 32.000 ; 39.000 ; 39.000 ; 32.000 ;
|
|
; nDEVSEL ; D[7] ; 32.000 ; 39.000 ; 39.000 ; 32.000 ;
|
|
; nDEVSEL ; nCAS0 ; ; 54.000 ; 54.000 ; ;
|
|
; nDEVSEL ; nCAS1 ; ; 54.000 ; 54.000 ; ;
|
|
; nDEVSEL ; nRWE ; 32.000 ; ; ; 32.000 ;
|
|
; nIOSEL ; D[0] ; ; 39.000 ; 39.000 ; ;
|
|
; nIOSEL ; D[1] ; ; 39.000 ; 39.000 ; ;
|
|
; nIOSEL ; D[2] ; ; 39.000 ; 39.000 ; ;
|
|
; nIOSEL ; D[3] ; ; 39.000 ; 39.000 ; ;
|
|
; nIOSEL ; D[4] ; ; 39.000 ; 39.000 ; ;
|
|
; nIOSEL ; D[5] ; ; 39.000 ; 39.000 ; ;
|
|
; nIOSEL ; D[6] ; ; 39.000 ; 39.000 ; ;
|
|
; nIOSEL ; D[7] ; ; 39.000 ; 39.000 ; ;
|
|
; nIOSEL ; RA[0] ; 32.000 ; ; ; 32.000 ;
|
|
; nIOSEL ; RA[1] ; 32.000 ; ; ; 32.000 ;
|
|
; nIOSEL ; RA[2] ; 32.000 ; ; ; 32.000 ;
|
|
; nIOSEL ; RA[3] ; 32.000 ; ; ; 32.000 ;
|
|
; nIOSEL ; RA[4] ; 32.000 ; ; ; 32.000 ;
|
|
; nIOSEL ; RA[5] ; 32.000 ; ; ; 32.000 ;
|
|
; nIOSEL ; RA[6] ; 32.000 ; ; ; 32.000 ;
|
|
; nIOSEL ; RA[7] ; 32.000 ; ; ; 32.000 ;
|
|
; nIOSEL ; nRCS ; ; 32.000 ; 32.000 ; ;
|
|
; nIOSEL ; nRWE ; 32.000 ; ; ; 32.000 ;
|
|
; nIOSTRB ; D[0] ; ; 39.000 ; 39.000 ; ;
|
|
; nIOSTRB ; D[1] ; ; 39.000 ; 39.000 ; ;
|
|
; nIOSTRB ; D[2] ; ; 39.000 ; 39.000 ; ;
|
|
; nIOSTRB ; D[3] ; ; 39.000 ; 39.000 ; ;
|
|
; nIOSTRB ; D[4] ; ; 39.000 ; 39.000 ; ;
|
|
; nIOSTRB ; D[5] ; ; 39.000 ; 39.000 ; ;
|
|
; nIOSTRB ; D[6] ; ; 39.000 ; 39.000 ; ;
|
|
; nIOSTRB ; D[7] ; ; 39.000 ; 39.000 ; ;
|
|
; nIOSTRB ; RA[0] ; 32.000 ; 32.000 ; 32.000 ; 32.000 ;
|
|
; nIOSTRB ; RA[1] ; 32.000 ; 32.000 ; 32.000 ; 32.000 ;
|
|
; nIOSTRB ; RA[2] ; 32.000 ; 32.000 ; 32.000 ; 32.000 ;
|
|
; nIOSTRB ; RA[3] ; 32.000 ; 32.000 ; 32.000 ; 32.000 ;
|
|
; nIOSTRB ; RA[4] ; 32.000 ; 32.000 ; 32.000 ; 32.000 ;
|
|
; nIOSTRB ; RA[5] ; 32.000 ; 32.000 ; 32.000 ; 32.000 ;
|
|
; nIOSTRB ; RA[6] ; 32.000 ; 32.000 ; 32.000 ; 32.000 ;
|
|
; nIOSTRB ; RA[7] ; 32.000 ; 32.000 ; 32.000 ; 32.000 ;
|
|
; nIOSTRB ; nRCS ; ; 32.000 ; 32.000 ; ;
|
|
; nIOSTRB ; nRWE ; 32.000 ; ; ; 32.000 ;
|
|
; nWE ; D[0] ; 39.000 ; ; ; 39.000 ;
|
|
; nWE ; D[1] ; 39.000 ; ; ; 39.000 ;
|
|
; nWE ; D[2] ; 39.000 ; ; ; 39.000 ;
|
|
; nWE ; D[3] ; 39.000 ; ; ; 39.000 ;
|
|
; nWE ; D[4] ; 39.000 ; ; ; 39.000 ;
|
|
; nWE ; D[5] ; 39.000 ; ; ; 39.000 ;
|
|
; nWE ; D[6] ; 39.000 ; ; ; 39.000 ;
|
|
; nWE ; D[7] ; 39.000 ; ; ; 39.000 ;
|
|
; nWE ; RD[0] ; ; 39.000 ; 39.000 ; ;
|
|
; nWE ; RD[1] ; ; 39.000 ; 39.000 ; ;
|
|
; nWE ; RD[2] ; ; 39.000 ; 39.000 ; ;
|
|
; nWE ; RD[3] ; ; 39.000 ; 39.000 ; ;
|
|
; nWE ; RD[4] ; ; 39.000 ; 39.000 ; ;
|
|
; nWE ; RD[5] ; ; 39.000 ; 39.000 ; ;
|
|
; nWE ; RD[6] ; ; 39.000 ; 39.000 ; ;
|
|
; nWE ; RD[7] ; ; 39.000 ; 39.000 ; ;
|
|
; nWE ; nROE ; ; 32.000 ; 32.000 ; ;
|
|
; nWE ; nRWE ; 32.000 ; ; ; 32.000 ;
|
|
+------------+-------------+--------+--------+--------+--------+
|
|
|
|
|
|
+--------------------------------------------------------------+
|
|
; Minimum Propagation Delay ;
|
|
+------------+-------------+--------+--------+--------+--------+
|
|
; Input Port ; Output Port ; RR ; RF ; FR ; FF ;
|
|
+------------+-------------+--------+--------+--------+--------+
|
|
; A[0] ; D[0] ; 32.000 ; 32.000 ; 32.000 ; 32.000 ;
|
|
; A[0] ; D[1] ; 32.000 ; 32.000 ; 32.000 ; 32.000 ;
|
|
; A[0] ; D[2] ; 32.000 ; 32.000 ; 32.000 ; 32.000 ;
|
|
; A[0] ; D[3] ; 32.000 ; 32.000 ; 32.000 ; 32.000 ;
|
|
; A[0] ; D[4] ; 32.000 ; 32.000 ; 32.000 ; 32.000 ;
|
|
; A[0] ; D[5] ; 32.000 ; 32.000 ; 32.000 ; 32.000 ;
|
|
; A[0] ; D[6] ; 32.000 ; 32.000 ; 32.000 ; 32.000 ;
|
|
; A[0] ; D[7] ; 32.000 ; 32.000 ; 32.000 ; 32.000 ;
|
|
; A[0] ; nCAS0 ; 54.000 ; ; ; 54.000 ;
|
|
; A[0] ; nCAS1 ; 54.000 ; ; ; 54.000 ;
|
|
; A[1] ; D[0] ; 32.000 ; 32.000 ; 32.000 ; 32.000 ;
|
|
; A[1] ; D[1] ; 32.000 ; 32.000 ; 32.000 ; 32.000 ;
|
|
; A[1] ; D[2] ; 32.000 ; 32.000 ; 32.000 ; 32.000 ;
|
|
; A[1] ; D[3] ; 32.000 ; 32.000 ; 32.000 ; 32.000 ;
|
|
; A[1] ; D[4] ; 32.000 ; 32.000 ; 32.000 ; 32.000 ;
|
|
; A[1] ; D[5] ; 32.000 ; 32.000 ; 32.000 ; 32.000 ;
|
|
; A[1] ; D[6] ; 32.000 ; 32.000 ; 32.000 ; 32.000 ;
|
|
; A[1] ; D[7] ; 32.000 ; 32.000 ; 32.000 ; 32.000 ;
|
|
; A[1] ; nCAS0 ; 54.000 ; ; ; 54.000 ;
|
|
; A[1] ; nCAS1 ; 54.000 ; ; ; 54.000 ;
|
|
; A[2] ; D[0] ; ; 32.000 ; 32.000 ; ;
|
|
; A[2] ; D[1] ; ; 32.000 ; 32.000 ; ;
|
|
; A[2] ; D[2] ; ; 32.000 ; 32.000 ; ;
|
|
; A[2] ; D[3] ; ; 32.000 ; 32.000 ; ;
|
|
; A[2] ; D[4] ; ; 32.000 ; 32.000 ; ;
|
|
; A[2] ; D[5] ; ; 32.000 ; 32.000 ; ;
|
|
; A[2] ; D[6] ; ; 32.000 ; 32.000 ; ;
|
|
; A[2] ; D[7] ; ; 32.000 ; 32.000 ; ;
|
|
; A[2] ; nCAS0 ; ; 54.000 ; 54.000 ; ;
|
|
; A[2] ; nCAS1 ; ; 54.000 ; 54.000 ; ;
|
|
; A[3] ; D[0] ; ; 32.000 ; 32.000 ; ;
|
|
; A[3] ; D[1] ; ; 32.000 ; 32.000 ; ;
|
|
; A[3] ; D[2] ; ; 32.000 ; 32.000 ; ;
|
|
; A[3] ; D[3] ; ; 32.000 ; 32.000 ; ;
|
|
; A[3] ; D[4] ; ; 32.000 ; 32.000 ; ;
|
|
; A[3] ; D[5] ; ; 32.000 ; 32.000 ; ;
|
|
; A[3] ; D[6] ; ; 32.000 ; 32.000 ; ;
|
|
; A[3] ; D[7] ; ; 32.000 ; 32.000 ; ;
|
|
; A[3] ; nCAS0 ; ; 54.000 ; 54.000 ; ;
|
|
; A[3] ; nCAS1 ; ; 54.000 ; 54.000 ; ;
|
|
; D[0] ; RD[0] ; 32.000 ; ; ; 32.000 ;
|
|
; D[1] ; RD[1] ; 32.000 ; ; ; 32.000 ;
|
|
; D[2] ; RD[2] ; 32.000 ; ; ; 32.000 ;
|
|
; D[3] ; RD[3] ; 32.000 ; ; ; 32.000 ;
|
|
; D[4] ; RD[4] ; 32.000 ; ; ; 32.000 ;
|
|
; D[5] ; RD[5] ; 32.000 ; ; ; 32.000 ;
|
|
; D[6] ; RD[6] ; 32.000 ; ; ; 32.000 ;
|
|
; D[7] ; RD[7] ; 32.000 ; ; ; 32.000 ;
|
|
; RD[0] ; D[0] ; 32.000 ; ; ; 32.000 ;
|
|
; RD[1] ; D[1] ; 32.000 ; ; ; 32.000 ;
|
|
; RD[2] ; D[2] ; 32.000 ; ; ; 32.000 ;
|
|
; RD[3] ; D[3] ; 32.000 ; ; ; 32.000 ;
|
|
; RD[4] ; D[4] ; 32.000 ; ; ; 32.000 ;
|
|
; RD[5] ; D[5] ; 32.000 ; ; ; 32.000 ;
|
|
; RD[6] ; D[6] ; 32.000 ; ; ; 32.000 ;
|
|
; RD[7] ; D[7] ; 32.000 ; ; ; 32.000 ;
|
|
; nDEVSEL ; D[0] ; 32.000 ; 32.000 ; 32.000 ; 32.000 ;
|
|
; nDEVSEL ; D[1] ; 32.000 ; 32.000 ; 32.000 ; 32.000 ;
|
|
; nDEVSEL ; D[2] ; 32.000 ; 32.000 ; 32.000 ; 32.000 ;
|
|
; nDEVSEL ; D[3] ; 32.000 ; 32.000 ; 32.000 ; 32.000 ;
|
|
; nDEVSEL ; D[4] ; 32.000 ; 32.000 ; 32.000 ; 32.000 ;
|
|
; nDEVSEL ; D[5] ; 32.000 ; 32.000 ; 32.000 ; 32.000 ;
|
|
; nDEVSEL ; D[6] ; 32.000 ; 32.000 ; 32.000 ; 32.000 ;
|
|
; nDEVSEL ; D[7] ; 32.000 ; 32.000 ; 32.000 ; 32.000 ;
|
|
; nDEVSEL ; nCAS0 ; ; 54.000 ; 54.000 ; ;
|
|
; nDEVSEL ; nCAS1 ; ; 54.000 ; 54.000 ; ;
|
|
; nDEVSEL ; nRWE ; 32.000 ; ; ; 32.000 ;
|
|
; nIOSEL ; D[0] ; ; 39.000 ; 39.000 ; ;
|
|
; nIOSEL ; D[1] ; ; 39.000 ; 39.000 ; ;
|
|
; nIOSEL ; D[2] ; ; 39.000 ; 39.000 ; ;
|
|
; nIOSEL ; D[3] ; ; 39.000 ; 39.000 ; ;
|
|
; nIOSEL ; D[4] ; ; 39.000 ; 39.000 ; ;
|
|
; nIOSEL ; D[5] ; ; 39.000 ; 39.000 ; ;
|
|
; nIOSEL ; D[6] ; ; 39.000 ; 39.000 ; ;
|
|
; nIOSEL ; D[7] ; ; 39.000 ; 39.000 ; ;
|
|
; nIOSEL ; RA[0] ; 32.000 ; ; ; 32.000 ;
|
|
; nIOSEL ; RA[1] ; 32.000 ; ; ; 32.000 ;
|
|
; nIOSEL ; RA[2] ; 32.000 ; ; ; 32.000 ;
|
|
; nIOSEL ; RA[3] ; 32.000 ; ; ; 32.000 ;
|
|
; nIOSEL ; RA[4] ; 32.000 ; ; ; 32.000 ;
|
|
; nIOSEL ; RA[5] ; 32.000 ; ; ; 32.000 ;
|
|
; nIOSEL ; RA[6] ; 32.000 ; ; ; 32.000 ;
|
|
; nIOSEL ; RA[7] ; 32.000 ; ; ; 32.000 ;
|
|
; nIOSEL ; nRCS ; ; 32.000 ; 32.000 ; ;
|
|
; nIOSEL ; nRWE ; 32.000 ; ; ; 32.000 ;
|
|
; nIOSTRB ; D[0] ; ; 39.000 ; 39.000 ; ;
|
|
; nIOSTRB ; D[1] ; ; 39.000 ; 39.000 ; ;
|
|
; nIOSTRB ; D[2] ; ; 39.000 ; 39.000 ; ;
|
|
; nIOSTRB ; D[3] ; ; 39.000 ; 39.000 ; ;
|
|
; nIOSTRB ; D[4] ; ; 39.000 ; 39.000 ; ;
|
|
; nIOSTRB ; D[5] ; ; 39.000 ; 39.000 ; ;
|
|
; nIOSTRB ; D[6] ; ; 39.000 ; 39.000 ; ;
|
|
; nIOSTRB ; D[7] ; ; 39.000 ; 39.000 ; ;
|
|
; nIOSTRB ; RA[0] ; 32.000 ; 32.000 ; 32.000 ; 32.000 ;
|
|
; nIOSTRB ; RA[1] ; 32.000 ; 32.000 ; 32.000 ; 32.000 ;
|
|
; nIOSTRB ; RA[2] ; 32.000 ; 32.000 ; 32.000 ; 32.000 ;
|
|
; nIOSTRB ; RA[3] ; 32.000 ; 32.000 ; 32.000 ; 32.000 ;
|
|
; nIOSTRB ; RA[4] ; 32.000 ; 32.000 ; 32.000 ; 32.000 ;
|
|
; nIOSTRB ; RA[5] ; 32.000 ; 32.000 ; 32.000 ; 32.000 ;
|
|
; nIOSTRB ; RA[6] ; 32.000 ; 32.000 ; 32.000 ; 32.000 ;
|
|
; nIOSTRB ; RA[7] ; 32.000 ; 32.000 ; 32.000 ; 32.000 ;
|
|
; nIOSTRB ; nRCS ; ; 32.000 ; 32.000 ; ;
|
|
; nIOSTRB ; nRWE ; 32.000 ; ; ; 32.000 ;
|
|
; nWE ; D[0] ; 39.000 ; ; ; 39.000 ;
|
|
; nWE ; D[1] ; 39.000 ; ; ; 39.000 ;
|
|
; nWE ; D[2] ; 39.000 ; ; ; 39.000 ;
|
|
; nWE ; D[3] ; 39.000 ; ; ; 39.000 ;
|
|
; nWE ; D[4] ; 39.000 ; ; ; 39.000 ;
|
|
; nWE ; D[5] ; 39.000 ; ; ; 39.000 ;
|
|
; nWE ; D[6] ; 39.000 ; ; ; 39.000 ;
|
|
; nWE ; D[7] ; 39.000 ; ; ; 39.000 ;
|
|
; nWE ; RD[0] ; ; 39.000 ; 39.000 ; ;
|
|
; nWE ; RD[1] ; ; 39.000 ; 39.000 ; ;
|
|
; nWE ; RD[2] ; ; 39.000 ; 39.000 ; ;
|
|
; nWE ; RD[3] ; ; 39.000 ; 39.000 ; ;
|
|
; nWE ; RD[4] ; ; 39.000 ; 39.000 ; ;
|
|
; nWE ; RD[5] ; ; 39.000 ; 39.000 ; ;
|
|
; nWE ; RD[6] ; ; 39.000 ; 39.000 ; ;
|
|
; nWE ; RD[7] ; ; 39.000 ; 39.000 ; ;
|
|
; nWE ; nROE ; ; 32.000 ; 32.000 ; ;
|
|
; nWE ; nRWE ; 32.000 ; ; ; 32.000 ;
|
|
+------------+-------------+--------+--------+--------+--------+
|
|
|
|
|
|
+-----------------------------------------------------------------------+
|
|
; Output Enable Times ;
|
|
+-----------+------------+--------+------+------------+-----------------+
|
|
; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ;
|
|
+-----------+------------+--------+------+------------+-----------------+
|
|
; D[*] ; C7M ; 41.000 ; ; Rise ; C7M ;
|
|
; D[0] ; C7M ; 41.000 ; ; Rise ; C7M ;
|
|
; D[1] ; C7M ; 41.000 ; ; Rise ; C7M ;
|
|
; D[2] ; C7M ; 41.000 ; ; Rise ; C7M ;
|
|
; D[3] ; C7M ; 41.000 ; ; Rise ; C7M ;
|
|
; D[4] ; C7M ; 41.000 ; ; Rise ; C7M ;
|
|
; D[5] ; C7M ; 41.000 ; ; Rise ; C7M ;
|
|
; D[6] ; C7M ; 41.000 ; ; Rise ; C7M ;
|
|
; D[7] ; C7M ; 41.000 ; ; Rise ; C7M ;
|
|
; RD[*] ; C7M ; 41.000 ; ; Rise ; C7M ;
|
|
; RD[0] ; C7M ; 41.000 ; ; Rise ; C7M ;
|
|
; RD[1] ; C7M ; 41.000 ; ; Rise ; C7M ;
|
|
; RD[2] ; C7M ; 41.000 ; ; Rise ; C7M ;
|
|
; RD[3] ; C7M ; 41.000 ; ; Rise ; C7M ;
|
|
; RD[4] ; C7M ; 41.000 ; ; Rise ; C7M ;
|
|
; RD[5] ; C7M ; 41.000 ; ; Rise ; C7M ;
|
|
; RD[6] ; C7M ; 41.000 ; ; Rise ; C7M ;
|
|
; RD[7] ; C7M ; 41.000 ; ; Rise ; C7M ;
|
|
+-----------+------------+--------+------+------------+-----------------+
|
|
|
|
|
|
+-----------------------------------------------------------------------+
|
|
; Minimum Output Enable Times ;
|
|
+-----------+------------+--------+------+------------+-----------------+
|
|
; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ;
|
|
+-----------+------------+--------+------+------------+-----------------+
|
|
; D[*] ; C7M ; 41.000 ; ; Rise ; C7M ;
|
|
; D[0] ; C7M ; 41.000 ; ; Rise ; C7M ;
|
|
; D[1] ; C7M ; 41.000 ; ; Rise ; C7M ;
|
|
; D[2] ; C7M ; 41.000 ; ; Rise ; C7M ;
|
|
; D[3] ; C7M ; 41.000 ; ; Rise ; C7M ;
|
|
; D[4] ; C7M ; 41.000 ; ; Rise ; C7M ;
|
|
; D[5] ; C7M ; 41.000 ; ; Rise ; C7M ;
|
|
; D[6] ; C7M ; 41.000 ; ; Rise ; C7M ;
|
|
; D[7] ; C7M ; 41.000 ; ; Rise ; C7M ;
|
|
; RD[*] ; C7M ; 41.000 ; ; Rise ; C7M ;
|
|
; RD[0] ; C7M ; 41.000 ; ; Rise ; C7M ;
|
|
; RD[1] ; C7M ; 41.000 ; ; Rise ; C7M ;
|
|
; RD[2] ; C7M ; 41.000 ; ; Rise ; C7M ;
|
|
; RD[3] ; C7M ; 41.000 ; ; Rise ; C7M ;
|
|
; RD[4] ; C7M ; 41.000 ; ; Rise ; C7M ;
|
|
; RD[5] ; C7M ; 41.000 ; ; Rise ; C7M ;
|
|
; RD[6] ; C7M ; 41.000 ; ; Rise ; C7M ;
|
|
; RD[7] ; C7M ; 41.000 ; ; Rise ; C7M ;
|
|
+-----------+------------+--------+------+------------+-----------------+
|
|
|
|
|
|
+-------------------------------------------------------------------------------+
|
|
; Output Disable Times ;
|
|
+-----------+------------+-----------+-----------+------------+-----------------+
|
|
; Data Port ; Clock Port ; 0 to Hi-Z ; 1 to Hi-Z ; Clock Edge ; Clock Reference ;
|
|
+-----------+------------+-----------+-----------+------------+-----------------+
|
|
; D[*] ; C7M ; 41.000 ; ; Rise ; C7M ;
|
|
; D[0] ; C7M ; 41.000 ; ; Rise ; C7M ;
|
|
; D[1] ; C7M ; 41.000 ; ; Rise ; C7M ;
|
|
; D[2] ; C7M ; 41.000 ; ; Rise ; C7M ;
|
|
; D[3] ; C7M ; 41.000 ; ; Rise ; C7M ;
|
|
; D[4] ; C7M ; 41.000 ; ; Rise ; C7M ;
|
|
; D[5] ; C7M ; 41.000 ; ; Rise ; C7M ;
|
|
; D[6] ; C7M ; 41.000 ; ; Rise ; C7M ;
|
|
; D[7] ; C7M ; 41.000 ; ; Rise ; C7M ;
|
|
; RD[*] ; C7M ; 41.000 ; ; Rise ; C7M ;
|
|
; RD[0] ; C7M ; 41.000 ; ; Rise ; C7M ;
|
|
; RD[1] ; C7M ; 41.000 ; ; Rise ; C7M ;
|
|
; RD[2] ; C7M ; 41.000 ; ; Rise ; C7M ;
|
|
; RD[3] ; C7M ; 41.000 ; ; Rise ; C7M ;
|
|
; RD[4] ; C7M ; 41.000 ; ; Rise ; C7M ;
|
|
; RD[5] ; C7M ; 41.000 ; ; Rise ; C7M ;
|
|
; RD[6] ; C7M ; 41.000 ; ; Rise ; C7M ;
|
|
; RD[7] ; C7M ; 41.000 ; ; Rise ; C7M ;
|
|
+-----------+------------+-----------+-----------+------------+-----------------+
|
|
|
|
|
|
+-------------------------------------------------------------------------------+
|
|
; Minimum Output Disable Times ;
|
|
+-----------+------------+-----------+-----------+------------+-----------------+
|
|
; Data Port ; Clock Port ; 0 to Hi-Z ; 1 to Hi-Z ; Clock Edge ; Clock Reference ;
|
|
+-----------+------------+-----------+-----------+------------+-----------------+
|
|
; D[*] ; C7M ; 41.000 ; ; Rise ; C7M ;
|
|
; D[0] ; C7M ; 41.000 ; ; Rise ; C7M ;
|
|
; D[1] ; C7M ; 41.000 ; ; Rise ; C7M ;
|
|
; D[2] ; C7M ; 41.000 ; ; Rise ; C7M ;
|
|
; D[3] ; C7M ; 41.000 ; ; Rise ; C7M ;
|
|
; D[4] ; C7M ; 41.000 ; ; Rise ; C7M ;
|
|
; D[5] ; C7M ; 41.000 ; ; Rise ; C7M ;
|
|
; D[6] ; C7M ; 41.000 ; ; Rise ; C7M ;
|
|
; D[7] ; C7M ; 41.000 ; ; Rise ; C7M ;
|
|
; RD[*] ; C7M ; 41.000 ; ; Rise ; C7M ;
|
|
; RD[0] ; C7M ; 41.000 ; ; Rise ; C7M ;
|
|
; RD[1] ; C7M ; 41.000 ; ; Rise ; C7M ;
|
|
; RD[2] ; C7M ; 41.000 ; ; Rise ; C7M ;
|
|
; RD[3] ; C7M ; 41.000 ; ; Rise ; C7M ;
|
|
; RD[4] ; C7M ; 41.000 ; ; Rise ; C7M ;
|
|
; RD[5] ; C7M ; 41.000 ; ; Rise ; C7M ;
|
|
; RD[6] ; C7M ; 41.000 ; ; Rise ; C7M ;
|
|
; RD[7] ; C7M ; 41.000 ; ; Rise ; C7M ;
|
|
+-----------+------------+-----------+-----------+------------+-----------------+
|
|
|
|
|
|
+-------------------------------------------------------------------+
|
|
; Setup Transfers ;
|
|
+------------+----------+----------+----------+----------+----------+
|
|
; From Clock ; To Clock ; RR Paths ; FR Paths ; RF Paths ; FF Paths ;
|
|
+------------+----------+----------+----------+----------+----------+
|
|
; C7M ; C7M ; 644 ; 0 ; 0 ; 0 ;
|
|
; C7M ; C7M_2 ; 0 ; 0 ; 14 ; 0 ;
|
|
+------------+----------+----------+----------+----------+----------+
|
|
Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported.
|
|
|
|
|
|
+-------------------------------------------------------------------+
|
|
; Hold Transfers ;
|
|
+------------+----------+----------+----------+----------+----------+
|
|
; From Clock ; To Clock ; RR Paths ; FR Paths ; RF Paths ; FF Paths ;
|
|
+------------+----------+----------+----------+----------+----------+
|
|
; C7M ; C7M ; 644 ; 0 ; 0 ; 0 ;
|
|
; C7M ; C7M_2 ; 0 ; 0 ; 14 ; 0 ;
|
|
+------------+----------+----------+----------+----------+----------+
|
|
Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported.
|
|
|
|
|
|
---------------
|
|
; Report TCCS ;
|
|
---------------
|
|
No dedicated SERDES Transmitter circuitry present in device or used in design
|
|
|
|
|
|
---------------
|
|
; Report RSKM ;
|
|
---------------
|
|
No dedicated SERDES Receiver circuitry present in device or used in design
|
|
|
|
|
|
+------------------------------------------------+
|
|
; Unconstrained Paths ;
|
|
+---------------------------------+-------+------+
|
|
; Property ; Setup ; Hold ;
|
|
+---------------------------------+-------+------+
|
|
; Illegal Clocks ; 0 ; 0 ;
|
|
; Unconstrained Clocks ; 0 ; 0 ;
|
|
; Unconstrained Input Ports ; 33 ; 33 ;
|
|
; Unconstrained Input Port Paths ; 477 ; 477 ;
|
|
; Unconstrained Output Ports ; 33 ; 33 ;
|
|
; Unconstrained Output Port Paths ; 266 ; 266 ;
|
|
+---------------------------------+-------+------+
|
|
|
|
|
|
+------------------------------------+
|
|
; TimeQuest Timing Analyzer Messages ;
|
|
+------------------------------------+
|
|
Info: *******************************************************************
|
|
Info: Running Quartus II 64-Bit TimeQuest Timing Analyzer
|
|
Info: Version 13.0.1 Build 232 06/12/2013 Service Pack 1 SJ Web Edition
|
|
Info: Processing started: Sat Sep 07 22:26:08 2019
|
|
Info: Command: quartus_sta GR8RAM -c GR8RAM
|
|
Info: qsta_default_script.tcl version: #1
|
|
Warning (20028): Parallel compilation is not licensed and has been disabled
|
|
Info (306004): Started post-fitting delay annotation
|
|
Info (306005): Delay annotation completed successfully
|
|
Warning (335095): TimeQuest Timing Analyzer does not support the analysis of latches as synchronous elements for the currently selected device family.
|
|
Critical Warning (332012): Synopsys Design Constraints File file not found: 'GR8RAM.sdc'. A Synopsys Design Constraints File is required by the TimeQuest Timing Analyzer to get proper timing constraints. Without it, the Compiler will not properly optimize the design.
|
|
Info (332142): No user constrained base clocks found in the design. Calling "derive_clocks -period 1.0"
|
|
Info (332105): Deriving Clocks
|
|
Info (332105): create_clock -period 1.000 -name C7M C7M
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Info (332105): create_clock -period 1.000 -name C7M_2 C7M_2
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Info: Found TIMEQUEST_REPORT_SCRIPT_INCLUDE_DEFAULT_ANALYSIS = ON
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Critical Warning (332148): Timing requirements not met
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Info (332146): Worst-case setup slack is -47.000
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Info (332119): Slack End Point TNS Clock
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Info (332119): ========= ============= =====================
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Info (332119): -47.000 -2056.000 C7M
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Info (332119): -27.500 -33.000 C7M_2
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Info (332146): Worst-case hold slack is -1.500
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Info (332119): Slack End Point TNS Clock
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Info (332119): ========= ============= =====================
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Info (332119): -1.500 -3.000 C7M_2
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Info (332119): 5.000 0.000 C7M
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Info (332140): No Recovery paths to report
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Info (332140): No Removal paths to report
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Info (332146): Worst-case minimum pulse width slack is -5.500
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Info (332119): Slack End Point TNS Clock
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Info (332119): ========= ============= =====================
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Info (332119): -5.500 -22.000 C7M_2
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Info (332119): -4.500 -468.000 C7M
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Info (332001): The selected device family is not supported by the report_metastability command.
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Info (332102): Design is not fully constrained for setup requirements
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Info (332102): Design is not fully constrained for hold requirements
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Info: Quartus II 64-Bit TimeQuest Timing Analyzer was successful. 0 errors, 4 warnings
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Info: Peak virtual memory: 4530 megabytes
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Info: Processing ended: Sat Sep 07 22:26:09 2019
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Info: Elapsed time: 00:00:01
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Info: Total CPU time (on all processors): 00:00:01
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