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Executable File
Fitter report for GR8RAM
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Fri Mar 19 06:44:01 2021
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Quartus II 32-bit Version 13.0.1 Build 232 06/12/2013 Service Pack 1 SJ Web Edition
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; Table of Contents ;
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1. Legal Notice
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2. Fitter Summary
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3. Fitter Settings
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4. Parallel Compilation
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5. Fitter Resource Usage Summary
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6. Input Pins
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7. Output Pins
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8. Bidir Pins
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9. I/O Bank Usage
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10. All Package Pins
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11. Output Pin Default Load For Reported TCO
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12. Fitter Resource Utilization by Entity
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13. Delay Chain Summary
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14. Control Signals
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15. Global & Other Fast Signals
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16. Non-Global High Fan-Out Signals
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17. Fitter Device Options
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18. Fitter Messages
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19. Fitter Suppressed Messages
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; Legal Notice ;
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Copyright (C) 1991-2013 Altera Corporation
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Your use of Altera Corporation's design tools, logic functions
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and other software and tools, and its AMPP partner logic
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|
functions, and any output files from any of the foregoing
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(including device programming or simulation files), and any
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|
associated documentation or information are expressly subject
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|
to the terms and conditions of the Altera Program License
|
|
Subscription Agreement, Altera MegaCore Function License
|
|
Agreement, or other applicable license agreement, including,
|
|
without limitation, that your use is for the sole purpose of
|
|
programming logic devices manufactured by Altera and sold by
|
|
Altera or its authorized distributors. Please refer to the
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applicable agreement for further details.
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+-----------------------------------------------------------------------------+
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; Fitter Summary ;
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+---------------------------+-------------------------------------------------+
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; Fitter Status ; Failed - Fri Mar 19 06:44:01 2021 ;
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; Quartus II 32-bit Version ; 13.0.1 Build 232 06/12/2013 SP 1 SJ Web Edition ;
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; Revision Name ; GR8RAM ;
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; Top-level Entity Name ; GR8RAM ;
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; Family ; MAX II ;
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; Device ; EPM240T100C5 ;
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; Timing Models ; Final ;
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; Total logic elements ; 250 / 240 ( 104 % ) ;
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; Total pins ; 69 / 80 ( 86 % ) ;
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; Total virtual pins ; 0 ;
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; UFM blocks ; 0 / 1 ( 0 % ) ;
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+---------------------------+-------------------------------------------------+
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+----------------------------------------------------------------------------------------------------------------------------------------------+
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; Fitter Settings ;
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+----------------------------------------------------------------------------+--------------------------------+--------------------------------+
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|
; Option ; Setting ; Default Value ;
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+----------------------------------------------------------------------------+--------------------------------+--------------------------------+
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; Device ; EPM240T100C5 ; ;
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; Minimum Core Junction Temperature ; 0 ; ;
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; Maximum Core Junction Temperature ; 85 ; ;
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; Fit Attempts to Skip ; 0 ; 0.0 ;
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; Device I/O Standard ; 3.3-V LVTTL ; ;
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|
; Fitter Effort ; Standard Fit ; Auto Fit ;
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; Use smart compilation ; Off ; Off ;
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; Enable parallel Assembler and TimeQuest Timing Analyzer during compilation ; On ; On ;
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; Enable compact report table ; Off ; Off ;
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; Router Timing Optimization Level ; Normal ; Normal ;
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|
; Placement Effort Multiplier ; 1.0 ; 1.0 ;
|
|
; Router Effort Multiplier ; 1.0 ; 1.0 ;
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|
; Always Enable Input Buffers ; Off ; Off ;
|
|
; Optimize Hold Timing ; IO Paths and Minimum TPD Paths ; IO Paths and Minimum TPD Paths ;
|
|
; Optimize Multi-Corner Timing ; Off ; Off ;
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|
; Guarantee I/O Paths Have Zero Hold Time at Fast Corner ; On ; On ;
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|
; PowerPlay Power Optimization ; Normal compilation ; Normal compilation ;
|
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; Optimize Timing ; Normal compilation ; Normal compilation ;
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|
; Optimize Timing for ECOs ; Off ; Off ;
|
|
; Regenerate full fit report during ECO compiles ; Off ; Off ;
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|
; Optimize IOC Register Placement for Timing ; Normal ; Normal ;
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|
; Limit to One Fitting Attempt ; Off ; Off ;
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|
; Final Placement Optimizations ; Automatically ; Automatically ;
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; Fitter Aggressive Routability Optimizations ; Automatically ; Automatically ;
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|
; Fitter Initial Placement Seed ; 1 ; 1 ;
|
|
; Slow Slew Rate ; Off ; Off ;
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; PCI I/O ; Off ; Off ;
|
|
; Weak Pull-Up Resistor ; Off ; Off ;
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|
; Enable Bus-Hold Circuitry ; Off ; Off ;
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; Auto Delay Chains ; On ; On ;
|
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; Auto Delay Chains for High Fanout Input Pins ; Off ; Off ;
|
|
; Perform Physical Synthesis for Combinational Logic for Performance ; Off ; Off ;
|
|
; Perform Register Duplication for Performance ; Off ; Off ;
|
|
; Perform Register Retiming for Performance ; Off ; Off ;
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|
; Perform Asynchronous Signal Pipelining ; Off ; Off ;
|
|
; Physical Synthesis Effort Level ; Normal ; Normal ;
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|
; Logic Cell Insertion - Logic Duplication ; Auto ; Auto ;
|
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; Auto Register Duplication ; Auto ; Auto ;
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; Auto Global Clock ; On ; On ;
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|
; Auto Global Register Control Signals ; On ; On ;
|
|
; Force Fitter to Avoid Periphery Placement Warnings ; Off ; Off ;
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+----------------------------------------------------------------------------+--------------------------------+--------------------------------+
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+------------------------------------------+
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; Parallel Compilation ;
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+----------------------------+-------------+
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; Processors ; Number ;
|
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+----------------------------+-------------+
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; Number detected on machine ; 2 ;
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; Maximum allowed ; 2 ;
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; ; ;
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; Average used ; 1.00 ;
|
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; Maximum used ; 2 ;
|
|
; ; ;
|
|
; Usage by Processor ; % Time Used ;
|
|
; Processor 1 ; 100.0% ;
|
|
; Processor 2 ; < 0.1% ;
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+----------------------------+-------------+
|
|
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|
|
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+---------------------------------------------------+
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; Fitter Resource Usage Summary ;
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+--------------------------------+------------------+
|
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; Resource ; Usage ;
|
|
+--------------------------------+------------------+
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; Total logic elements ; Not available ;
|
|
; ; ;
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|
; Total LABs ; Not available ;
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|
; Logic elements in carry chains ; 51 ;
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|
; Virtual pins ; 0 ;
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; I/O pins ; 69 / 80 ( 86 % ) ;
|
|
; -- Clock pins ; 0 / 4 ( 0 % ) ;
|
|
; ; ;
|
|
; Global signals ; 1 ;
|
|
; UFM blocks ; 0 / 1 ( 0 % ) ;
|
|
; Global clocks ; 1 / 4 ( 25 % ) ;
|
|
; JTAGs ; 0 / 1 ( 0 % ) ;
|
|
; Maximum fan-out ; 99 ;
|
|
; Highest non-global fan-out ; 36 ;
|
|
; Total fan-out ; 1002 ;
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|
; Average fan-out ; 3.14 ;
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+--------------------------------+------------------+
|
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|
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|
+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
|
|
; Input Pins ;
|
|
+---------+------------+----------+-----------------------+--------------------+--------+-----------------+----------+--------------+--------------+----------------------+
|
|
; Name ; Pin # ; I/O Bank ; Combinational Fan-Out ; Registered Fan-Out ; Global ; PCI I/O Enabled ; Bus Hold ; Weak Pull Up ; I/O Standard ; Location assigned by ;
|
|
+---------+------------+----------+-----------------------+--------------------+--------+-----------------+----------+--------------+--------------+----------------------+
|
|
; C25M ; Unassigned ; -- ; 99 ; 0 ; yes ; no ; no ; Off ; 3.3-V LVTTL ; Fitter ;
|
|
; MISO ; Unassigned ; -- ; 1 ; 0 ; no ; no ; no ; Off ; 3.3-V LVTTL ; Fitter ;
|
|
; PHI0 ; Unassigned ; -- ; 2 ; 0 ; no ; no ; no ; Off ; 3.3-V LVTTL ; Fitter ;
|
|
; RA[0] ; Unassigned ; -- ; 1 ; 0 ; no ; no ; no ; Off ; 3.3-V LVTTL ; Fitter ;
|
|
; RA[10] ; Unassigned ; -- ; 1 ; 0 ; no ; no ; no ; Off ; 3.3-V LVTTL ; Fitter ;
|
|
; RA[11] ; Unassigned ; -- ; 1 ; 0 ; no ; no ; no ; Off ; 3.3-V LVTTL ; Fitter ;
|
|
; RA[12] ; Unassigned ; -- ; 1 ; 0 ; no ; no ; no ; Off ; 3.3-V LVTTL ; Fitter ;
|
|
; RA[13] ; Unassigned ; -- ; 1 ; 0 ; no ; no ; no ; Off ; 3.3-V LVTTL ; Fitter ;
|
|
; RA[14] ; Unassigned ; -- ; 1 ; 0 ; no ; no ; no ; Off ; 3.3-V LVTTL ; Fitter ;
|
|
; RA[15] ; Unassigned ; -- ; 1 ; 0 ; no ; no ; no ; Off ; 3.3-V LVTTL ; Fitter ;
|
|
; RA[1] ; Unassigned ; -- ; 1 ; 0 ; no ; no ; no ; Off ; 3.3-V LVTTL ; Fitter ;
|
|
; RA[2] ; Unassigned ; -- ; 1 ; 0 ; no ; no ; no ; Off ; 3.3-V LVTTL ; Fitter ;
|
|
; RA[3] ; Unassigned ; -- ; 1 ; 0 ; no ; no ; no ; Off ; 3.3-V LVTTL ; Fitter ;
|
|
; RA[4] ; Unassigned ; -- ; 1 ; 0 ; no ; no ; no ; Off ; 3.3-V LVTTL ; Fitter ;
|
|
; RA[5] ; Unassigned ; -- ; 1 ; 0 ; no ; no ; no ; Off ; 3.3-V LVTTL ; Fitter ;
|
|
; RA[6] ; Unassigned ; -- ; 1 ; 0 ; no ; no ; no ; Off ; 3.3-V LVTTL ; Fitter ;
|
|
; RA[7] ; Unassigned ; -- ; 1 ; 0 ; no ; no ; no ; Off ; 3.3-V LVTTL ; Fitter ;
|
|
; RA[8] ; Unassigned ; -- ; 1 ; 0 ; no ; no ; no ; Off ; 3.3-V LVTTL ; Fitter ;
|
|
; RA[9] ; Unassigned ; -- ; 1 ; 0 ; no ; no ; no ; Off ; 3.3-V LVTTL ; Fitter ;
|
|
; nBOD ; Unassigned ; -- ; 1 ; 0 ; no ; no ; no ; Off ; 3.3-V LVTTL ; Fitter ;
|
|
; nDEVSEL ; Unassigned ; -- ; 2 ; 0 ; no ; no ; no ; Off ; 3.3-V LVTTL ; Fitter ;
|
|
; nIOSEL ; Unassigned ; -- ; 2 ; 0 ; no ; no ; no ; Off ; 3.3-V LVTTL ; Fitter ;
|
|
; nIOSTRB ; Unassigned ; -- ; 2 ; 0 ; no ; no ; no ; Off ; 3.3-V LVTTL ; Fitter ;
|
|
; nRES ; Unassigned ; -- ; 1 ; 0 ; no ; no ; no ; Off ; 3.3-V LVTTL ; Fitter ;
|
|
; nWE ; Unassigned ; -- ; 2 ; 0 ; no ; no ; no ; Off ; 3.3-V LVTTL ; Fitter ;
|
|
+---------+------------+----------+-----------------------+--------------------+--------+-----------------+----------+--------------+--------------+----------------------+
|
|
|
|
|
|
+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
|
|
; Output Pins ;
|
|
+---------+------------+----------+-----------------+----------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+------------------------+----------------------+-------+----------------------+---------------------+
|
|
; Name ; Pin # ; I/O Bank ; Output Register ; Slow Slew Rate ; PCI I/O Enabled ; Open Drain ; TRI Primitive ; Bus Hold ; Weak Pull Up ; I/O Standard ; Current Strength ; Fast Output Connection ; Location assigned by ; Load ; Output Enable Source ; Output Enable Group ;
|
|
+---------+------------+----------+-----------------+----------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+------------------------+----------------------+-------+----------------------+---------------------+
|
|
; DQMH ; Unassigned ; -- ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Default ; no ; Fitter ; 10 pF ; - ; - ;
|
|
; DQML ; Unassigned ; -- ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Default ; no ; Fitter ; 10 pF ; - ; - ;
|
|
; FCK ; Unassigned ; -- ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Default ; no ; Fitter ; 10 pF ; - ; - ;
|
|
; MOSI ; Unassigned ; -- ; no ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; Default ; no ; Fitter ; 10 pF ; - ; - ;
|
|
; RAdir ; Unassigned ; -- ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Default ; no ; Fitter ; 10 pF ; - ; - ;
|
|
; RCKE ; Unassigned ; -- ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Default ; no ; Fitter ; 10 pF ; - ; - ;
|
|
; RDdir ; Unassigned ; -- ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Default ; no ; Fitter ; 10 pF ; - ; - ;
|
|
; SA[0] ; Unassigned ; -- ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Default ; no ; Fitter ; 10 pF ; - ; - ;
|
|
; SA[10] ; Unassigned ; -- ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Default ; no ; Fitter ; 10 pF ; - ; - ;
|
|
; SA[11] ; Unassigned ; -- ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Default ; no ; Fitter ; 10 pF ; - ; - ;
|
|
; SA[12] ; Unassigned ; -- ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Default ; no ; Fitter ; 10 pF ; - ; - ;
|
|
; SA[1] ; Unassigned ; -- ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Default ; no ; Fitter ; 10 pF ; - ; - ;
|
|
; SA[2] ; Unassigned ; -- ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Default ; no ; Fitter ; 10 pF ; - ; - ;
|
|
; SA[3] ; Unassigned ; -- ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Default ; no ; Fitter ; 10 pF ; - ; - ;
|
|
; SA[4] ; Unassigned ; -- ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Default ; no ; Fitter ; 10 pF ; - ; - ;
|
|
; SA[5] ; Unassigned ; -- ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Default ; no ; Fitter ; 10 pF ; - ; - ;
|
|
; SA[6] ; Unassigned ; -- ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Default ; no ; Fitter ; 10 pF ; - ; - ;
|
|
; SA[7] ; Unassigned ; -- ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Default ; no ; Fitter ; 10 pF ; - ; - ;
|
|
; SA[8] ; Unassigned ; -- ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Default ; no ; Fitter ; 10 pF ; - ; - ;
|
|
; SA[9] ; Unassigned ; -- ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Default ; no ; Fitter ; 10 pF ; - ; - ;
|
|
; SBA[0] ; Unassigned ; -- ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Default ; no ; Fitter ; 10 pF ; - ; - ;
|
|
; SBA[1] ; Unassigned ; -- ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Default ; no ; Fitter ; 10 pF ; - ; - ;
|
|
; nCAS ; Unassigned ; -- ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Default ; no ; Fitter ; 10 pF ; - ; - ;
|
|
; nFCS ; Unassigned ; -- ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Default ; no ; Fitter ; 10 pF ; - ; - ;
|
|
; nRAS ; Unassigned ; -- ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Default ; no ; Fitter ; 10 pF ; - ; - ;
|
|
; nRCS ; Unassigned ; -- ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Default ; no ; Fitter ; 10 pF ; - ; - ;
|
|
; nRESout ; Unassigned ; -- ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Default ; no ; Fitter ; 10 pF ; - ; - ;
|
|
; nSWE ; Unassigned ; -- ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Default ; no ; Fitter ; 10 pF ; - ; - ;
|
|
+---------+------------+----------+-----------------+----------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+------------------------+----------------------+-------+----------------------+---------------------+
|
|
|
|
|
|
+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
|
|
; Bidir Pins ;
|
|
+-------+------------+----------+-----------------------+--------------------+--------+-----------------+----------------+-----------------+------------+----------+--------------+--------------+------------------+------------------------+----------------------+-------+----------------------+---------------------+
|
|
; Name ; Pin # ; I/O Bank ; Combinational Fan-Out ; Registered Fan-Out ; Global ; Output Register ; Slow Slew Rate ; PCI I/O Enabled ; Open Drain ; Bus Hold ; Weak Pull Up ; I/O Standard ; Current Strength ; Fast Output Connection ; Location assigned by ; Load ; Output Enable Source ; Output Enable Group ;
|
|
+-------+------------+----------+-----------------------+--------------------+--------+-----------------+----------------+-----------------+------------+----------+--------------+--------------+------------------+------------------------+----------------------+-------+----------------------+---------------------+
|
|
; RD[0] ; Unassigned ; -- ; 4 ; 0 ; no ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; Default ; no ; Fitter ; 10 pF ; comb~2 (inverted) ; - ;
|
|
; RD[1] ; Unassigned ; -- ; 4 ; 0 ; no ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; Default ; no ; Fitter ; 10 pF ; comb~2 (inverted) ; - ;
|
|
; RD[2] ; Unassigned ; -- ; 3 ; 0 ; no ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; Default ; no ; Fitter ; 10 pF ; comb~2 (inverted) ; - ;
|
|
; RD[3] ; Unassigned ; -- ; 3 ; 0 ; no ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; Default ; no ; Fitter ; 10 pF ; comb~2 (inverted) ; - ;
|
|
; RD[4] ; Unassigned ; -- ; 2 ; 0 ; no ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; Default ; no ; Fitter ; 10 pF ; comb~2 (inverted) ; - ;
|
|
; RD[5] ; Unassigned ; -- ; 2 ; 0 ; no ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; Default ; no ; Fitter ; 10 pF ; comb~2 (inverted) ; - ;
|
|
; RD[6] ; Unassigned ; -- ; 2 ; 0 ; no ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; Default ; no ; Fitter ; 10 pF ; comb~2 (inverted) ; - ;
|
|
; RD[7] ; Unassigned ; -- ; 4 ; 0 ; no ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; Default ; no ; Fitter ; 10 pF ; comb~2 (inverted) ; - ;
|
|
; SD[0] ; Unassigned ; -- ; 0 ; 0 ; no ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; Default ; no ; Fitter ; 10 pF ; SDOE ; - ;
|
|
; SD[1] ; Unassigned ; -- ; 0 ; 0 ; no ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; Default ; no ; Fitter ; 10 pF ; SDOE ; - ;
|
|
; SD[2] ; Unassigned ; -- ; 0 ; 0 ; no ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; Default ; no ; Fitter ; 10 pF ; SDOE ; - ;
|
|
; SD[3] ; Unassigned ; -- ; 0 ; 0 ; no ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; Default ; no ; Fitter ; 10 pF ; SDOE ; - ;
|
|
; SD[4] ; Unassigned ; -- ; 0 ; 0 ; no ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; Default ; no ; Fitter ; 10 pF ; SDOE ; - ;
|
|
; SD[5] ; Unassigned ; -- ; 0 ; 0 ; no ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; Default ; no ; Fitter ; 10 pF ; SDOE ; - ;
|
|
; SD[6] ; Unassigned ; -- ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Default ; no ; Fitter ; 10 pF ; SDOE ; - ;
|
|
; SD[7] ; Unassigned ; -- ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Default ; no ; Fitter ; 10 pF ; SDOE ; - ;
|
|
+-------+------------+----------+-----------------------+--------------------+--------+-----------------+----------------+-----------------+------------+----------+--------------+--------------+------------------+------------------------+----------------------+-------+----------------------+---------------------+
|
|
|
|
|
|
+----------------------------------------------------------+
|
|
; I/O Bank Usage ;
|
|
+----------+----------------+---------------+--------------+
|
|
; I/O Bank ; Usage ; VCCIO Voltage ; VREF Voltage ;
|
|
+----------+----------------+---------------+--------------+
|
|
; 1 ; 0 / 38 ( 0 % ) ; 3.3V ; -- ;
|
|
; 2 ; 0 / 42 ( 0 % ) ; 3.3V ; -- ;
|
|
; Unknown ; 69 ; -- ; ;
|
|
+----------+----------------+---------------+--------------+
|
|
|
|
|
|
+------------------------------------------------------------------------------------------------------------------------------------------------+
|
|
; All Package Pins ;
|
|
+----------+------------+----------+----------------+--------+--------------+-----------+------------+-----------------+----------+--------------+
|
|
; Location ; Pad Number ; I/O Bank ; Pin Name/Usage ; Dir. ; I/O Standard ; Voltage ; I/O Type ; User Assignment ; Bus Hold ; Weak Pull Up ;
|
|
+----------+------------+----------+----------------+--------+--------------+-----------+------------+-----------------+----------+--------------+
|
|
; 1 ; 83 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
|
; 2 ; 0 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
|
|
; 3 ; 1 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
|
|
; 4 ; 2 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
|
|
; 5 ; 3 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
|
|
; 6 ; 4 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
|
|
; 7 ; 5 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
|
|
; 8 ; 6 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
|
|
; 9 ; ; 1 ; VCCIO1 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
|
|
; 10 ; ; ; GNDIO ; gnd ; ; ; -- ; ; -- ; -- ;
|
|
; 11 ; ; ; GNDINT ; gnd ; ; ; -- ; ; -- ; -- ;
|
|
; 12 ; 7 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
|
|
; 13 ; ; ; VCCINT ; power ; ; 2.5V/3.3V ; -- ; ; -- ; -- ;
|
|
; 14 ; 8 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
|
|
; 15 ; 9 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
|
|
; 16 ; 10 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
|
|
; 17 ; 11 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
|
|
; 18 ; 12 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
|
|
; 19 ; 13 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
|
|
; 20 ; 14 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
|
|
; 21 ; 15 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
|
|
; 22 ; 16 ; 1 ; #TMS ; input ; ; ; -- ; ; -- ; -- ;
|
|
; 23 ; 17 ; 1 ; #TDI ; input ; ; ; -- ; ; -- ; -- ;
|
|
; 24 ; 18 ; 1 ; #TCK ; input ; ; ; -- ; ; -- ; -- ;
|
|
; 25 ; 19 ; 1 ; #TDO ; output ; ; ; -- ; ; -- ; -- ;
|
|
; 26 ; 20 ; 1 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
|
; 27 ; 21 ; 1 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
|
; 28 ; 22 ; 1 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
|
; 29 ; 23 ; 1 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
|
; 30 ; 24 ; 1 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
|
; 31 ; ; 1 ; VCCIO1 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
|
|
; 32 ; ; ; GNDIO ; gnd ; ; ; -- ; ; -- ; -- ;
|
|
; 33 ; 25 ; 1 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
|
; 34 ; 26 ; 1 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
|
; 35 ; 27 ; 1 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
|
; 36 ; 28 ; 1 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
|
; 37 ; 29 ; 1 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
|
; 38 ; 30 ; 1 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
|
; 39 ; 31 ; 1 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
|
; 40 ; 32 ; 1 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
|
; 41 ; 33 ; 1 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
|
; 42 ; 34 ; 1 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
|
; 43 ; 35 ; 1 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
|
; 44 ; 36 ; 1 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
|
; 45 ; ; 1 ; VCCIO1 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
|
|
; 46 ; ; ; GNDIO ; gnd ; ; ; -- ; ; -- ; -- ;
|
|
; 47 ; 37 ; 1 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
|
; 48 ; 38 ; 1 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
|
; 49 ; 39 ; 1 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
|
; 50 ; 40 ; 1 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
|
; 51 ; 41 ; 1 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
|
; 52 ; 42 ; 2 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
|
|
; 53 ; 43 ; 2 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
|
|
; 54 ; 44 ; 2 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
|
|
; 55 ; 45 ; 2 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
|
|
; 56 ; 46 ; 2 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
|
|
; 57 ; 47 ; 2 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
|
|
; 58 ; 48 ; 2 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
|
|
; 59 ; ; 2 ; VCCIO2 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
|
|
; 60 ; ; ; GNDIO ; gnd ; ; ; -- ; ; -- ; -- ;
|
|
; 61 ; 49 ; 2 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
|
|
; 62 ; 50 ; 2 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
|
|
; 63 ; ; ; VCCINT ; power ; ; 2.5V/3.3V ; -- ; ; -- ; -- ;
|
|
; 64 ; 51 ; 2 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
|
|
; 65 ; ; ; GNDINT ; gnd ; ; ; -- ; ; -- ; -- ;
|
|
; 66 ; 52 ; 2 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
|
|
; 67 ; 53 ; 2 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
|
|
; 68 ; 54 ; 2 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
|
|
; 69 ; 55 ; 2 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
|
|
; 70 ; 56 ; 2 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
|
|
; 71 ; 57 ; 2 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
|
|
; 72 ; 58 ; 2 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
|
|
; 73 ; 59 ; 2 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
|
|
; 74 ; 60 ; 2 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
|
|
; 75 ; 61 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
|
; 76 ; 62 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
|
; 77 ; 63 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
|
; 78 ; 64 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
|
; 79 ; ; ; GNDIO ; gnd ; ; ; -- ; ; -- ; -- ;
|
|
; 80 ; ; 2 ; VCCIO2 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
|
|
; 81 ; 65 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
|
; 82 ; 66 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
|
; 83 ; 67 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
|
; 84 ; 68 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
|
; 85 ; 69 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
|
; 86 ; 70 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
|
; 87 ; 71 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
|
; 88 ; 72 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
|
; 89 ; 73 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
|
; 90 ; 74 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
|
; 91 ; 75 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
|
; 92 ; 76 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
|
; 93 ; ; ; GNDIO ; gnd ; ; ; -- ; ; -- ; -- ;
|
|
; 94 ; ; 2 ; VCCIO2 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
|
|
; 95 ; 77 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
|
; 96 ; 78 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
|
; 97 ; 79 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
|
; 98 ; 80 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
|
; 99 ; 81 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
|
; 100 ; 82 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
|
+----------+------------+----------+----------------+--------+--------------+-----------+------------+-----------------+----------+--------------+
|
|
Note: Pin directions (input, output or bidir) are based on device operating in user mode.
|
|
|
|
|
|
+-------------------------------------------------------------+
|
|
; Output Pin Default Load For Reported TCO ;
|
|
+----------------------------+-------+------------------------+
|
|
; I/O Standard ; Load ; Termination Resistance ;
|
|
+----------------------------+-------+------------------------+
|
|
; 3.3-V LVTTL ; 10 pF ; Not Available ;
|
|
; 3.3-V LVCMOS ; 10 pF ; Not Available ;
|
|
; 2.5 V ; 10 pF ; Not Available ;
|
|
; 1.8 V ; 10 pF ; Not Available ;
|
|
; 1.5 V ; 10 pF ; Not Available ;
|
|
; 3.3V Schmitt Trigger Input ; 10 pF ; Not Available ;
|
|
; 2.5V Schmitt Trigger Input ; 10 pF ; Not Available ;
|
|
+----------------------------+-------+------------------------+
|
|
Note: User assignments will override these defaults. The user specified values are listed in the Output Pins and Bidir Pins tables.
|
|
|
|
|
|
+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
|
|
; Fitter Resource Utilization by Entity ;
|
|
+----------------------------+-------------+--------------+------------+------+--------------+--------------+-------------------+------------------+-----------------+------------+---------------------+--------------+
|
|
; Compilation Hierarchy Node ; Logic Cells ; LC Registers ; UFM Blocks ; Pins ; Virtual Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Carry Chain LCs ; Packed LCs ; Full Hierarchy Name ; Library Name ;
|
|
+----------------------------+-------------+--------------+------------+------+--------------+--------------+-------------------+------------------+-----------------+------------+---------------------+--------------+
|
|
; |GR8RAM ; 250 (250) ; 99 ; 0 ; 69 ; 0 ; 151 (151) ; 0 (0) ; 99 (99) ; 51 (51) ; 27 (27) ; |GR8RAM ; work ;
|
|
+----------------------------+-------------+--------------+------------+------+--------------+--------------+-------------------+------------------+-----------------+------------+---------------------+--------------+
|
|
Note: For table entries with two numbers listed, the numbers in parentheses indicate the number of resources of the given type used by the specific entity alone. The numbers listed outside of parentheses indicate the total resources of the given type used by the specific entity and all of its sub-entities in the hierarchy.
|
|
|
|
|
|
+------------------------------------+
|
|
; Delay Chain Summary ;
|
|
+---------+----------+---------------+
|
|
; Name ; Pin Type ; Pad to Core 0 ;
|
|
+---------+----------+---------------+
|
|
; PHI0 ; Input ; 0 ;
|
|
; nWE ; Input ; 0 ;
|
|
; nDEVSEL ; Input ; 0 ;
|
|
; nIOSTRB ; Input ; 0 ;
|
|
; nIOSEL ; Input ; 0 ;
|
|
; C25M ; Input ; 0 ;
|
|
; RA[1] ; Input ; 0 ;
|
|
; RA[10] ; Input ; 0 ;
|
|
; RA[2] ; Input ; 0 ;
|
|
; RA[11] ; Input ; 0 ;
|
|
; RA[3] ; Input ; 0 ;
|
|
; RA[4] ; Input ; 0 ;
|
|
; RA[5] ; Input ; 0 ;
|
|
; RA[6] ; Input ; 0 ;
|
|
; RA[7] ; Input ; 0 ;
|
|
; RA[8] ; Input ; 0 ;
|
|
; RA[9] ; Input ; 0 ;
|
|
; RA[0] ; Input ; 0 ;
|
|
; nRES ; Input ; 0 ;
|
|
; RA[14] ; Input ; 0 ;
|
|
; RA[15] ; Input ; 0 ;
|
|
; RA[12] ; Input ; 0 ;
|
|
; RA[13] ; Input ; 0 ;
|
|
; MISO ; Input ; 0 ;
|
|
; nBOD ; Input ; 0 ;
|
|
; nRESout ; Output ; -- ;
|
|
; RAdir ; Output ; -- ;
|
|
; RDdir ; Output ; -- ;
|
|
; SBA[0] ; Output ; -- ;
|
|
; SBA[1] ; Output ; -- ;
|
|
; SA[0] ; Output ; -- ;
|
|
; SA[1] ; Output ; -- ;
|
|
; SA[2] ; Output ; -- ;
|
|
; SA[3] ; Output ; -- ;
|
|
; SA[4] ; Output ; -- ;
|
|
; SA[5] ; Output ; -- ;
|
|
; SA[6] ; Output ; -- ;
|
|
; SA[7] ; Output ; -- ;
|
|
; SA[8] ; Output ; -- ;
|
|
; SA[9] ; Output ; -- ;
|
|
; SA[10] ; Output ; -- ;
|
|
; SA[11] ; Output ; -- ;
|
|
; SA[12] ; Output ; -- ;
|
|
; nRCS ; Output ; -- ;
|
|
; nRAS ; Output ; -- ;
|
|
; nCAS ; Output ; -- ;
|
|
; nSWE ; Output ; -- ;
|
|
; DQML ; Output ; -- ;
|
|
; DQMH ; Output ; -- ;
|
|
; RCKE ; Output ; -- ;
|
|
; nFCS ; Output ; -- ;
|
|
; FCK ; Output ; -- ;
|
|
; MOSI ; Output ; -- ;
|
|
; RD[0] ; Bidir ; 0 ;
|
|
; RD[1] ; Bidir ; 0 ;
|
|
; RD[2] ; Bidir ; 0 ;
|
|
; RD[3] ; Bidir ; 0 ;
|
|
; RD[4] ; Bidir ; 0 ;
|
|
; RD[5] ; Bidir ; 0 ;
|
|
; RD[6] ; Bidir ; 0 ;
|
|
; RD[7] ; Bidir ; 0 ;
|
|
; SD[0] ; Bidir ; 0 ;
|
|
; SD[1] ; Bidir ; 0 ;
|
|
; SD[2] ; Bidir ; 0 ;
|
|
; SD[3] ; Bidir ; 0 ;
|
|
; SD[4] ; Bidir ; 0 ;
|
|
; SD[5] ; Bidir ; 0 ;
|
|
; SD[6] ; Bidir ; 0 ;
|
|
; SD[7] ; Bidir ; 0 ;
|
|
+---------+----------+---------------+
|
|
|
|
|
|
+-----------------------------------------------------------------------------------------------------------------+
|
|
; Control Signals ;
|
|
+-------------+------------+---------+-------------------------+--------+----------------------+------------------+
|
|
; Name ; Location ; Fan-Out ; Usage ; Global ; Global Resource Used ; Global Line Name ;
|
|
+-------------+------------+---------+-------------------------+--------+----------------------+------------------+
|
|
; Addr[14]~8 ; Unassigned ; 8 ; Clock enable ; no ; -- ; -- ;
|
|
; Addr[17]~19 ; Unassigned ; 4 ; Clock enable ; no ; -- ; -- ;
|
|
; Addr[4]~10 ; Unassigned ; 8 ; Clock enable ; no ; -- ; -- ;
|
|
; Bank[0]~1 ; Unassigned ; 2 ; Clock enable ; no ; -- ; -- ;
|
|
; C25M ; Unassigned ; 99 ; Clock ; yes ; Global Clock ; Not Available ;
|
|
; Equal0~3 ; Unassigned ; 3 ; Clock enable ; no ; -- ; -- ;
|
|
; IS[0]~4 ; Unassigned ; 2 ; Clock enable ; no ; -- ; -- ;
|
|
; InitActv ; Unassigned ; 23 ; Sync. clear ; no ; -- ; -- ;
|
|
; MOSIOE ; Unassigned ; 3 ; Output enable ; no ; -- ; -- ;
|
|
; MOSIout~2 ; Unassigned ; 2 ; Clock enable ; no ; -- ; -- ;
|
|
; PSStart~2 ; Unassigned ; 18 ; Clock enable ; no ; -- ; -- ;
|
|
; PS[2] ; Unassigned ; 17 ; Sync. load ; no ; -- ; -- ;
|
|
; SDOE ; Unassigned ; 8 ; Output enable ; no ; -- ; -- ;
|
|
; always15~0 ; Unassigned ; 2 ; Clock enable ; no ; -- ; -- ;
|
|
; nRESr ; Unassigned ; 36 ; Sync. clear, Sync. load ; no ; -- ; -- ;
|
|
+-------------+------------+---------+-------------------------+--------+----------------------+------------------+
|
|
|
|
|
|
+-----------------------------------------------------------------------+
|
|
; Global & Other Fast Signals ;
|
|
+------+------------+---------+----------------------+------------------+
|
|
; Name ; Location ; Fan-Out ; Global Resource Used ; Global Line Name ;
|
|
+------+------------+---------+----------------------+------------------+
|
|
; C25M ; Unassigned ; 99 ; Global Clock ; Not Available ;
|
|
+------+------------+---------+----------------------+------------------+
|
|
|
|
|
|
+---------------------------------+
|
|
; Non-Global High Fan-Out Signals ;
|
|
+--------------+------------------+
|
|
; Name ; Fan-Out ;
|
|
+--------------+------------------+
|
|
; nRESr ; 36 ;
|
|
; InitActv ; 23 ;
|
|
; RAMSpecSEL~4 ; 19 ;
|
|
; PS[1] ; 19 ;
|
|
; Amux[1] ; 19 ;
|
|
; PSStart~2 ; 18 ;
|
|
; Amux[0] ; 18 ;
|
|
; PS[2] ; 17 ;
|
|
; Amux[2] ; 17 ;
|
|
; PS[0] ; 16 ;
|
|
; RAcur[0] ; 15 ;
|
|
; always11~0 ; 13 ;
|
|
; LS[2] ; 12 ;
|
|
; LS[1] ; 12 ;
|
|
; LS[0] ; 11 ;
|
|
; LS[3] ; 11 ;
|
|
; LS[4] ; 9 ;
|
|
; comb~2 ; 9 ;
|
|
; Addr[4]~10 ; 8 ;
|
|
; Addr[14]~8 ; 8 ;
|
|
; RAMSpecSEL~2 ; 8 ;
|
|
; LS[5] ; 8 ;
|
|
; SDOE ; 8 ;
|
|
; Addr[17] ; 7 ;
|
|
; Addr[16] ; 7 ;
|
|
; Addr[4]~9 ; 7 ;
|
|
; IS[1] ; 7 ;
|
|
; RAMSpecSEL~3 ; 7 ;
|
|
; nWEcur ; 6 ;
|
|
; Addr[18] ; 6 ;
|
|
; Addr[17]~16 ; 6 ;
|
|
; Equal15~0 ; 5 ;
|
|
; Addr[19] ; 5 ;
|
|
; IS[0] ; 5 ;
|
|
; always11~1 ; 5 ;
|
|
; LS[6] ; 5 ;
|
|
; Equal36~1 ; 5 ;
|
|
; RD[7]~7 ; 4 ;
|
|
; RD[1]~1 ; 4 ;
|
|
; RD[0]~0 ; 4 ;
|
|
; Equal16~1 ; 4 ;
|
|
; always19~1 ; 4 ;
|
|
; Mux6~3 ; 4 ;
|
|
; Addr[17]~19 ; 4 ;
|
|
; RACr ; 4 ;
|
|
; RAcur[1] ; 4 ;
|
|
; Equal7~0 ; 4 ;
|
|
; Equal16~0 ; 4 ;
|
|
; nBODf ; 4 ;
|
|
; LS[17] ; 4 ;
|
|
; LS[16] ; 4 ;
|
|
; LS[7] ; 4 ;
|
|
; Equal2~0 ; 4 ;
|
|
; Addr[7] ; 4 ;
|
|
; Addr[15] ; 4 ;
|
|
; Addr[23] ; 4 ;
|
|
; RD[3]~3 ; 3 ;
|
|
; RD[2]~2 ; 3 ;
|
|
; Equal33~0 ; 3 ;
|
|
; Equal30~0 ; 3 ;
|
|
; MOSIOE ; 3 ;
|
|
; Equal12~0 ; 3 ;
|
|
; nRCS~0 ; 3 ;
|
|
; RefReqd ; 3 ;
|
|
; Addr~4 ; 3 ;
|
|
; RAcur[2] ; 3 ;
|
|
; RAcur[3] ; 3 ;
|
|
; always6~0 ; 3 ;
|
|
; Equal0~3 ; 3 ;
|
|
; Equal2~4 ; 3 ;
|
|
; LS[15] ; 3 ;
|
|
; LS[14] ; 3 ;
|
|
; LS[13] ; 3 ;
|
|
; LS[12] ; 3 ;
|
|
; LS[11] ; 3 ;
|
|
; LS[10] ; 3 ;
|
|
; LS[9] ; 3 ;
|
|
; LS[8] ; 3 ;
|
|
; Addr[20] ; 3 ;
|
|
; Addr[9] ; 3 ;
|
|
; Addr[8] ; 3 ;
|
|
; Addr[14] ; 3 ;
|
|
; Addr[13] ; 3 ;
|
|
; Addr[12] ; 3 ;
|
|
; Addr[11] ; 3 ;
|
|
; Addr[10] ; 3 ;
|
|
; REGEN ; 3 ;
|
|
; RD[6]~6 ; 2 ;
|
|
; RD[5]~5 ; 2 ;
|
|
; RD[4]~4 ; 2 ;
|
|
; nIOSEL ; 2 ;
|
|
; nIOSTRB ; 2 ;
|
|
; nDEVSEL ; 2 ;
|
|
; nWE ; 2 ;
|
|
; PHI0 ; 2 ;
|
|
; IS[0]~4 ; 2 ;
|
|
; always15~0 ; 2 ;
|
|
; MOSIout~2 ; 2 ;
|
|
; Equal15~2 ; 2 ;
|
|
; SDRAMActv ; 2 ;
|
|
; Equal15~1 ; 2 ;
|
|
; MOSIout ; 2 ;
|
|
; FCKEN ; 2 ;
|
|
; Equal0~4 ; 2 ;
|
|
; FCS~3 ; 2 ;
|
|
; FCS~2 ; 2 ;
|
|
; Mux7~1 ; 2 ;
|
|
; Mux7~0 ; 2 ;
|
|
; always19~0 ; 2 ;
|
|
; Bank[0]~1 ; 2 ;
|
|
; Mux11~0 ; 2 ;
|
|
; DEVSELr ; 2 ;
|
|
; RAcur[7] ; 2 ;
|
|
; RAcur[10] ; 2 ;
|
|
; RAMSpecSEL~1 ; 2 ;
|
|
; always10~3 ; 2 ;
|
|
; always10~0 ; 2 ;
|
|
; RAMSpecSEL~0 ; 2 ;
|
|
; IOSELr ; 2 ;
|
|
; Equal0~2 ; 2 ;
|
|
; Equal35~0 ; 2 ;
|
|
; SDRAMActv~0 ; 2 ;
|
|
; InitIntr ; 2 ;
|
|
; Equal2~6 ; 2 ;
|
|
; FCS ; 2 ;
|
|
; RCKE~reg0 ; 2 ;
|
|
; DQML~1 ; 2 ;
|
|
; DQML~0 ; 2 ;
|
|
; Addr[0] ; 2 ;
|
|
; SA~24 ; 2 ;
|
|
; RAcur[9] ; 2 ;
|
|
; RAcur[8] ; 2 ;
|
|
; Addr[6] ; 2 ;
|
|
; Addr[5] ; 2 ;
|
|
; Addr[4] ; 2 ;
|
|
; Addr[3] ; 2 ;
|
|
; Addr[2] ; 2 ;
|
|
; Addr[1] ; 2 ;
|
|
; IOROMEN ; 2 ;
|
|
; nRESout~reg0 ; 2 ;
|
|
; nBOD ; 1 ;
|
|
; MISO ; 1 ;
|
|
; RA[13] ; 1 ;
|
|
; RA[12] ; 1 ;
|
|
; RA[15] ; 1 ;
|
|
; RA[14] ; 1 ;
|
|
; nRES ; 1 ;
|
|
; RA[0] ; 1 ;
|
|
; RA[9] ; 1 ;
|
|
; RA[8] ; 1 ;
|
|
; RA[7] ; 1 ;
|
|
; RA[6] ; 1 ;
|
|
; RA[5] ; 1 ;
|
|
; RA[4] ; 1 ;
|
|
; RA[3] ; 1 ;
|
|
; RA[11] ; 1 ;
|
|
; RA[2] ; 1 ;
|
|
; RA[10] ; 1 ;
|
|
; RA[1] ; 1 ;
|
|
; MOSIout~3 ; 1 ;
|
|
; Equal17~2 ; 1 ;
|
|
; Addr~31 ; 1 ;
|
|
; WRD[6] ; 1 ;
|
|
; Equal31~0 ; 1 ;
|
|
; Equal16~2 ; 1 ;
|
|
; FCKEN~1 ; 1 ;
|
|
; Equal30~1 ; 1 ;
|
|
; DEVSELr0 ; 1 ;
|
|
; IOSTRBr0 ; 1 ;
|
|
; IOSELr0 ; 1 ;
|
|
; FCKEN~0 ; 1 ;
|
|
; FCS~4 ; 1 ;
|
|
; Mux5~2 ; 1 ;
|
|
; Mux5~1 ; 1 ;
|
|
; Mux5~0 ; 1 ;
|
|
; Add1~102 ; 1 ;
|
|
; Add1~100 ; 1 ;
|
|
; Mux9~1 ; 1 ;
|
|
; Mux9~0 ; 1 ;
|
|
; Mux8~1 ; 1 ;
|
|
; Mux8~0 ; 1 ;
|
|
; Mux6~6 ; 1 ;
|
|
; Mux7~5 ; 1 ;
|
|
; Mux7~4 ; 1 ;
|
|
; Mux7~3 ; 1 ;
|
|
; Mux7~2 ; 1 ;
|
|
; Mux6~4 ; 1 ;
|
|
; Mux6~2 ; 1 ;
|
|
; Mux6~1 ; 1 ;
|
|
; Mux6~0 ; 1 ;
|
|
; Addr~30 ; 1 ;
|
|
; Addr~29 ; 1 ;
|
|
; Add2~60 ; 1 ;
|
|
; Addr~28 ; 1 ;
|
|
; Add1~95 ; 1 ;
|
|
; Add1~92 ; 1 ;
|
|
; Add1~90 ; 1 ;
|
|
; Addr~26 ; 1 ;
|
|
; Add3~2 ; 1 ;
|
|
; Add2~57 ; 1 ;
|
|
; Add2~55 ; 1 ;
|
|
; Add1~87 ; 1 ;
|
|
; Add1~85 ; 1 ;
|
|
; Addr~24 ; 1 ;
|
|
; Add2~52 ; 1 ;
|
|
; Add2~50 ; 1 ;
|
|
; Add3~1 ; 1 ;
|
|
; Add1~82 ; 1 ;
|
|
; Add1~80 ; 1 ;
|
|
; Addr~23 ; 1 ;
|
|
; Add2~47 ; 1 ;
|
|
; Add2~45 ; 1 ;
|
|
; Add1~77 ; 1 ;
|
|
; Add1~75 ; 1 ;
|
|
; Addr~21 ; 1 ;
|
|
; Add3~0 ; 1 ;
|
|
; Add2~42 ; 1 ;
|
|
; Add2~40 ; 1 ;
|
|
; Add1~72 ; 1 ;
|
|
; Add1~70 ; 1 ;
|
|
; Addr~20 ; 1 ;
|
|
; Add2~37 ; 1 ;
|
|
; Add2~35 ; 1 ;
|
|
; Add1~67 ; 1 ;
|
|
; Add1~65 ; 1 ;
|
|
; Addr~17 ; 1 ;
|
|
; Add2~32 ; 1 ;
|
|
; Add2~30 ; 1 ;
|
|
; Add1~62 ; 1 ;
|
|
; Add1~60 ; 1 ;
|
|
; Add1~57 ; 1 ;
|
|
; Add1~55 ; 1 ;
|
|
; Addr~15 ; 1 ;
|
|
; Add2~27 ; 1 ;
|
|
; Add2~25 ; 1 ;
|
|
; Add1~52 ; 1 ;
|
|
; Add1~50 ; 1 ;
|
|
; Add1~47 ; 1 ;
|
|
; Add1~45 ; 1 ;
|
|
; Addr~14 ; 1 ;
|
|
; Add2~22 ; 1 ;
|
|
; Add2~20 ; 1 ;
|
|
; Add1~42 ; 1 ;
|
|
; Add1~40 ; 1 ;
|
|
; Add1~37 ; 1 ;
|
|
; Add1~35 ; 1 ;
|
|
; Add1~32 ; 1 ;
|
|
; Add1~30 ; 1 ;
|
|
; Addr~13 ; 1 ;
|
|
; Add2~17 ; 1 ;
|
|
; Add2~15 ; 1 ;
|
|
; Add1~27 ; 1 ;
|
|
; Add1~25 ; 1 ;
|
|
; Add1~22 ; 1 ;
|
|
; Add1~20 ; 1 ;
|
|
; Addr~12 ; 1 ;
|
|
; Add2~12 ; 1 ;
|
|
; Add2~10 ; 1 ;
|
|
; Add1~17 ; 1 ;
|
|
; Add1~15 ; 1 ;
|
|
; Add1~12 ; 1 ;
|
|
; Add1~10 ; 1 ;
|
|
; Addr~11 ; 1 ;
|
|
; Add2~7 ; 1 ;
|
|
; Add2~5 ; 1 ;
|
|
; Add1~7 ; 1 ;
|
|
; Add1~5 ; 1 ;
|
|
; Addr[14]~7 ; 1 ;
|
|
; Add1~2 ; 1 ;
|
|
; Add1~0 ; 1 ;
|
|
; Addr~6 ; 1 ;
|
|
; Add2~2 ; 1 ;
|
|
; Add2~0 ; 1 ;
|
|
; PHI0r1 ; 1 ;
|
|
; PSStart~1 ; 1 ;
|
|
; WideOr0~2 ; 1 ;
|
|
; WideOr0~1 ; 1 ;
|
|
; ROMSpecRD ; 1 ;
|
|
; Mux10~0 ; 1 ;
|
|
; PSStart~0 ; 1 ;
|
|
; Mux11~1 ; 1 ;
|
|
; Addr~5 ; 1 ;
|
|
; Addr~3 ; 1 ;
|
|
; Addr~2 ; 1 ;
|
|
; RAcur[4] ; 1 ;
|
|
; always10~2 ; 1 ;
|
|
; always10~1 ; 1 ;
|
|
; nBODf0 ; 1 ;
|
|
; Equal0~1 ; 1 ;
|
|
; Equal0~0 ; 1 ;
|
|
; LS[4]~33 ; 1 ;
|
|
; Equal2~5 ; 1 ;
|
|
; LS[2]~31 ; 1 ;
|
|
; LS[1]~29 ; 1 ;
|
|
; Equal2~3 ; 1 ;
|
|
; LS[15]~27 ; 1 ;
|
|
; LS[14]~25 ; 1 ;
|
|
; LS[16]~21 ; 1 ;
|
|
; Equal2~2 ; 1 ;
|
|
; LS[13]~19 ; 1 ;
|
|
; LS[12]~17 ; 1 ;
|
|
; LS[11]~15 ; 1 ;
|
|
; LS[10]~13 ; 1 ;
|
|
; Equal2~1 ; 1 ;
|
|
; LS[9]~11 ; 1 ;
|
|
; LS[8]~9 ; 1 ;
|
|
; LS[7]~7 ; 1 ;
|
|
; LS[5]~5 ; 1 ;
|
|
; LS[6]~3 ; 1 ;
|
|
; FCK~reg0 ; 1 ;
|
|
; DQMH~0 ; 1 ;
|
|
; DQML~2 ; 1 ;
|
|
; LS[3]~1 ; 1 ;
|
|
; nSWE~reg0 ; 1 ;
|
|
; nCAS~reg0 ; 1 ;
|
|
; nRAS~reg0 ; 1 ;
|
|
; nRCS~reg0 ; 1 ;
|
|
; SA~23 ; 1 ;
|
|
; SA~22 ; 1 ;
|
|
; SA~21 ; 1 ;
|
|
; SA~20 ; 1 ;
|
|
; SA~19 ; 1 ;
|
|
; SA~18 ; 1 ;
|
|
; SA~17 ; 1 ;
|
|
; SA~16 ; 1 ;
|
|
; SA~15 ; 1 ;
|
|
; RAcur[6] ; 1 ;
|
|
; SA~14 ; 1 ;
|
|
; SA~13 ; 1 ;
|
|
; RAcur[5] ; 1 ;
|
|
; SA~12 ; 1 ;
|
|
; nBODr0 ; 1 ;
|
|
; SA~11 ; 1 ;
|
|
; SA~10 ; 1 ;
|
|
; SA~9 ; 1 ;
|
|
; Bank[1] ; 1 ;
|
|
; nBODr ; 1 ;
|
|
; SA~8 ; 1 ;
|
|
; SA~7 ; 1 ;
|
|
; SA~6 ; 1 ;
|
|
; Bank[0] ; 1 ;
|
|
; WRD[7] ; 1 ;
|
|
; SA~5 ; 1 ;
|
|
; SA~4 ; 1 ;
|
|
; RAcur[11] ; 1 ;
|
|
; SA~3 ; 1 ;
|
|
; SA~2 ; 1 ;
|
|
; SA~1 ; 1 ;
|
|
; SA~0 ; 1 ;
|
|
; PHI0r0 ; 1 ;
|
|
; Equal36~0 ; 1 ;
|
|
; SBA~0 ; 1 ;
|
|
; nRESr0 ; 1 ;
|
|
; comb~1 ; 1 ;
|
|
; PHI0r2 ; 1 ;
|
|
; comb~0 ; 1 ;
|
|
+--------------+------------------+
|
|
|
|
|
|
+-------------------------------------------------------------------------+
|
|
; Fitter Device Options ;
|
|
+----------------------------------------------+--------------------------+
|
|
; Option ; Setting ;
|
|
+----------------------------------------------+--------------------------+
|
|
; Enable user-supplied start-up clock (CLKUSR) ; Off ;
|
|
; Enable device-wide reset (DEV_CLRn) ; Off ;
|
|
; Enable device-wide output enable (DEV_OE) ; Off ;
|
|
; Enable INIT_DONE output ; Off ;
|
|
; Configuration scheme ; Passive Serial ;
|
|
; Reserve all unused pins ; As output driving ground ;
|
|
; Base pin-out file on sameframe device ; Off ;
|
|
+----------------------------------------------+--------------------------+
|
|
|
|
|
|
+-----------------+
|
|
; Fitter Messages ;
|
|
+-----------------+
|
|
Info (20030): Parallel compilation is enabled and will use 2 of the 2 processors detected
|
|
Info (119006): Selected device EPM240T100C5 for design "GR8RAM"
|
|
Info (21077): Low junction temperature is 0 degrees C
|
|
Info (21077): High junction temperature is 85 degrees C
|
|
Info (171004): Fitter is performing a Standard Fit compilation using maximum Fitter effort to optimize design performance
|
|
Warning (292013): Feature LogicLock is only available with a valid subscription license. You can purchase a software subscription to gain full access to this feature.
|
|
Info (176444): Device migration not selected. If you intend to use device migration later, you may need to change the pin assignments as they may be incompatible with other devices
|
|
Info (176445): Device EPM240T100I5 is compatible
|
|
Info (176445): Device EPM240T100A5 is compatible
|
|
Info (176445): Device EPM570T100C5 is compatible
|
|
Info (176445): Device EPM570T100I5 is compatible
|
|
Info (176445): Device EPM570T100A5 is compatible
|
|
Critical Warning (169085): No exact pin location assignment(s) for 69 pins of 69 total pins
|
|
Info (169086): Pin nRESout not assigned to an exact location on the device
|
|
Info (169086): Pin RAdir not assigned to an exact location on the device
|
|
Info (169086): Pin RDdir not assigned to an exact location on the device
|
|
Info (169086): Pin SBA[0] not assigned to an exact location on the device
|
|
Info (169086): Pin SBA[1] not assigned to an exact location on the device
|
|
Info (169086): Pin SA[0] not assigned to an exact location on the device
|
|
Info (169086): Pin SA[1] not assigned to an exact location on the device
|
|
Info (169086): Pin SA[2] not assigned to an exact location on the device
|
|
Info (169086): Pin SA[3] not assigned to an exact location on the device
|
|
Info (169086): Pin SA[4] not assigned to an exact location on the device
|
|
Info (169086): Pin SA[5] not assigned to an exact location on the device
|
|
Info (169086): Pin SA[6] not assigned to an exact location on the device
|
|
Info (169086): Pin SA[7] not assigned to an exact location on the device
|
|
Info (169086): Pin SA[8] not assigned to an exact location on the device
|
|
Info (169086): Pin SA[9] not assigned to an exact location on the device
|
|
Info (169086): Pin SA[10] not assigned to an exact location on the device
|
|
Info (169086): Pin SA[11] not assigned to an exact location on the device
|
|
Info (169086): Pin SA[12] not assigned to an exact location on the device
|
|
Info (169086): Pin nRCS not assigned to an exact location on the device
|
|
Info (169086): Pin nRAS not assigned to an exact location on the device
|
|
Info (169086): Pin nCAS not assigned to an exact location on the device
|
|
Info (169086): Pin nSWE not assigned to an exact location on the device
|
|
Info (169086): Pin DQML not assigned to an exact location on the device
|
|
Info (169086): Pin DQMH not assigned to an exact location on the device
|
|
Info (169086): Pin RCKE not assigned to an exact location on the device
|
|
Info (169086): Pin nFCS not assigned to an exact location on the device
|
|
Info (169086): Pin FCK not assigned to an exact location on the device
|
|
Info (169086): Pin MOSI not assigned to an exact location on the device
|
|
Info (169086): Pin RD[0] not assigned to an exact location on the device
|
|
Info (169086): Pin RD[1] not assigned to an exact location on the device
|
|
Info (169086): Pin RD[2] not assigned to an exact location on the device
|
|
Info (169086): Pin RD[3] not assigned to an exact location on the device
|
|
Info (169086): Pin RD[4] not assigned to an exact location on the device
|
|
Info (169086): Pin RD[5] not assigned to an exact location on the device
|
|
Info (169086): Pin RD[6] not assigned to an exact location on the device
|
|
Info (169086): Pin RD[7] not assigned to an exact location on the device
|
|
Info (169086): Pin SD[0] not assigned to an exact location on the device
|
|
Info (169086): Pin SD[1] not assigned to an exact location on the device
|
|
Info (169086): Pin SD[2] not assigned to an exact location on the device
|
|
Info (169086): Pin SD[3] not assigned to an exact location on the device
|
|
Info (169086): Pin SD[4] not assigned to an exact location on the device
|
|
Info (169086): Pin SD[5] not assigned to an exact location on the device
|
|
Info (169086): Pin SD[6] not assigned to an exact location on the device
|
|
Info (169086): Pin SD[7] not assigned to an exact location on the device
|
|
Info (169086): Pin PHI0 not assigned to an exact location on the device
|
|
Info (169086): Pin nWE not assigned to an exact location on the device
|
|
Info (169086): Pin nDEVSEL not assigned to an exact location on the device
|
|
Info (169086): Pin nIOSTRB not assigned to an exact location on the device
|
|
Info (169086): Pin nIOSEL not assigned to an exact location on the device
|
|
Info (169086): Pin C25M not assigned to an exact location on the device
|
|
Info (169086): Pin RA[1] not assigned to an exact location on the device
|
|
Info (169086): Pin RA[10] not assigned to an exact location on the device
|
|
Info (169086): Pin RA[2] not assigned to an exact location on the device
|
|
Info (169086): Pin RA[11] not assigned to an exact location on the device
|
|
Info (169086): Pin RA[3] not assigned to an exact location on the device
|
|
Info (169086): Pin RA[4] not assigned to an exact location on the device
|
|
Info (169086): Pin RA[5] not assigned to an exact location on the device
|
|
Info (169086): Pin RA[6] not assigned to an exact location on the device
|
|
Info (169086): Pin RA[7] not assigned to an exact location on the device
|
|
Info (169086): Pin RA[8] not assigned to an exact location on the device
|
|
Info (169086): Pin RA[9] not assigned to an exact location on the device
|
|
Info (169086): Pin RA[0] not assigned to an exact location on the device
|
|
Info (169086): Pin nRES not assigned to an exact location on the device
|
|
Info (169086): Pin RA[14] not assigned to an exact location on the device
|
|
Info (169086): Pin RA[15] not assigned to an exact location on the device
|
|
Info (169086): Pin RA[12] not assigned to an exact location on the device
|
|
Info (169086): Pin RA[13] not assigned to an exact location on the device
|
|
Info (169086): Pin MISO not assigned to an exact location on the device
|
|
Info (169086): Pin nBOD not assigned to an exact location on the device
|
|
Critical Warning (332012): Synopsys Design Constraints File file not found: 'GR8RAM.sdc'. A Synopsys Design Constraints File is required by the TimeQuest Timing Analyzer to get proper timing constraints. Without it, the Compiler will not properly optimize the design.
|
|
Info (332144): No user constrained base clocks found in the design
|
|
Info (332128): Timing requirements not specified -- optimizing circuit to achieve the following default global requirements
|
|
Info (332127): Assuming a default timing requirement
|
|
Info (332111): Found 1 clocks
|
|
Info (332111): Period Clock Name
|
|
Info (332111): ======== ============
|
|
Info (332111): 1.000 C25M
|
|
Info (186079): Completed User Assigned Global Signals Promotion Operation
|
|
Info (186215): Automatically promoted signal "C25M" to use Global clock in PIN 14
|
|
Info (186079): Completed Auto Global Promotion Operation
|
|
Info (176234): Starting register packing
|
|
Info (186391): Fitter is using Normal packing mode for logic elements with Auto setting for Auto Packed Registers logic option
|
|
Info (186468): Started processing fast register assignments
|
|
Info (186469): Finished processing fast register assignments
|
|
Info (176235): Finished register packing
|
|
Info (176214): Statistics of I/O pins that need to be placed that use the same VCCIO and VREF, before I/O pin placement
|
|
Info (176211): Number of I/O pins in group: 68 (unused VREF, 3.3V VCCIO, 24 input, 28 output, 16 bidirectional)
|
|
Info (176212): I/O standards used: 3.3-V LVTTL.
|
|
Info (176215): I/O bank details before I/O pin placement
|
|
Info (176214): Statistics of I/O banks
|
|
Info (176213): I/O bank number 1 does not use VREF pins and has undetermined VCCIO pins. 1 total pin(s) used -- 37 pins available
|
|
Info (176213): I/O bank number 2 does not use VREF pins and has undetermined VCCIO pins. 0 total pin(s) used -- 42 pins available
|
|
Info (171121): Fitter preparation operations ending: elapsed time is 00:00:01
|
|
Info (170189): Fitter placement preparation operations beginning
|
|
Info (170190): Fitter placement preparation operations ending: elapsed time is 00:00:00
|
|
Info (11888): Total time spent on timing analysis during the Fitter is 0.03 seconds.
|
|
Info (170216): Fitter cannot place all nodes on current device -- Fitter will automatically make another fitting attempt and tightly pack logic elements
|
|
Info (176234): Starting register packing
|
|
Info (186391): Fitter is using Minimize Area packing mode for logic elements with Auto setting for Auto Packed Registers logic option
|
|
Info (186468): Started processing fast register assignments
|
|
Info (186469): Finished processing fast register assignments
|
|
Info (176235): Finished register packing
|
|
Info (171121): Fitter preparation operations ending: elapsed time is 00:00:00
|
|
Info (170189): Fitter placement preparation operations beginning
|
|
Info (170190): Fitter placement preparation operations ending: elapsed time is 00:00:00
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Info (11888): Total time spent on timing analysis during the Fitter is 0.00 seconds.
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Info (170216): Fitter cannot place all nodes on current device -- Fitter will automatically make another fitting attempt and tightly pack logic elements
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Info (176234): Starting register packing
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Info (186391): Fitter is using Minimize Area with Chains packing mode for logic elements with Auto setting for Auto Packed Registers logic option
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Info (186468): Started processing fast register assignments
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Info (186469): Finished processing fast register assignments
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Info (176235): Finished register packing
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Info (171121): Fitter preparation operations ending: elapsed time is 00:00:00
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Info (170189): Fitter placement preparation operations beginning
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Error (170011): Design contains 250 blocks of type logic cell. However, device contains only 240.
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Info (170190): Fitter placement preparation operations ending: elapsed time is 00:00:00
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Info (11888): Total time spent on timing analysis during the Fitter is 0.02 seconds.
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Error (171000): Can't fit design in device
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Warning (169174): The Reserve All Unused Pins setting has not been specified, and will default to 'As output driving ground'.
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Info (144001): Generated suppressed messages file Z:/Repos/GR8RAM/cpld/output_files/GR8RAM.fit.smsg
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Error: Quartus II 32-bit Fitter was unsuccessful. 2 errors, 4 warnings
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Error: Peak virtual memory: 359 megabytes
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Error: Processing ended: Fri Mar 19 06:44:01 2021
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Error: Elapsed time: 00:00:05
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Error: Total CPU time (on all processors): 00:00:05
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; Fitter Suppressed Messages ;
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The suppressed messages can be found in Z:/Repos/GR8RAM/cpld/output_files/GR8RAM.fit.smsg.
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