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-- Copyright (C) 1991-2013 Altera Corporation
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-- Your use of Altera Corporation's design tools, logic functions
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-- and other software and tools, and its AMPP partner logic
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-- functions, and any output files from any of the foregoing
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-- (including device programming or simulation files), and any
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-- associated documentation or information are expressly subject
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-- to the terms and conditions of the Altera Program License
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-- Subscription Agreement, Altera MegaCore Function License
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-- Agreement, or other applicable license agreement, including,
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-- without limitation, that your use is for the sole purpose of
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-- programming logic devices manufactured by Altera and sold by
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-- Altera or its authorized distributors. Please refer to the
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-- applicable agreement for further details.
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--
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-- This is a Quartus II output file. It is for reporting purposes only, and is
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-- not intended for use as a Quartus II input file. This file cannot be used
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-- to make Quartus II pin assignments - for instructions on how to make pin
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-- assignments, please see Quartus II help.
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-- NC : No Connect. This pin has no internal connection to the device.
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-- DNU : Do Not Use. This pin MUST NOT be connected.
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-- VCCINT : Dedicated power pin, which MUST be connected to VCC (2.5V/3.3V).
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-- VCCIO : Dedicated power pin, which MUST be connected to VCC
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-- of its bank.
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-- Bank 1: 3.3V
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-- Bank 2: 3.3V
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-- GND : Dedicated ground pin. Dedicated GND pins MUST be connected to GND.
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-- It can also be used to report unused dedicated pins. The connection
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-- on the board for unused dedicated pins depends on whether this will
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-- be used in a future design. One example is device migration. When
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-- using device migration, refer to the device pin-tables. If it is a
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-- GND pin in the pin table or if it will not be used in a future design
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-- for another purpose the it MUST be connected to GND. If it is an unused
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-- dedicated pin, then it can be connected to a valid signal on the board
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-- (low, high, or toggling) if that signal is required for a different
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-- revision of the design.
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-- GND+ : Unused input pin. It can also be used to report unused dual-purpose pins.
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-- This pin should be connected to GND. It may also be connected to a
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-- valid signal on the board (low, high, or toggling) if that signal
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-- is required for a different revision of the design.
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-- GND* : Unused I/O pin. Connect each pin marked GND* directly to GND
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-- or leave it unconnected.
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-- RESERVED : Unused I/O pin, which MUST be left unconnected.
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-- RESERVED_INPUT : Pin is tri-stated and should be connected to the board.
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-- RESERVED_INPUT_WITH_WEAK_PULLUP : Pin is tri-stated with internal weak pull-up resistor.
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-- RESERVED_INPUT_WITH_BUS_HOLD : Pin is tri-stated with bus-hold circuitry.
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-- RESERVED_OUTPUT_DRIVEN_HIGH : Pin is output driven high.
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-- Pin directions (input, output or bidir) are based on device operating in user mode.
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Quartus II 32-bit Version 13.0.1 Build 232 06/12/2013 Service Pack 1 SJ Web Edition
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CHIP "GR8RAM" ASSIGNED TO AN: EPM240T100C5
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Pin Name/Usage : Location : Dir. : I/O Standard : Voltage : I/O Bank : User Assignment
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SBA[0] : 1 : output : 3.3-V LVTTL : : 2 : N
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nCAS : 2 : output : 3.3-V LVTTL : : 1 : N
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MOSI : 3 : bidir : 3.3-V LVTTL : : 1 : N
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nRAS : 4 : output : 3.3-V LVTTL : : 1 : N
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nRCS : 5 : output : 3.3-V LVTTL : : 1 : N
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nRES : 6 : input : 3.3-V LVTTL : : 1 : N
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RCKE : 7 : output : 3.3-V LVTTL : : 1 : N
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SetLim8M : 8 : input : 3.3-V LVTTL : : 1 : N
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VCCIO1 : 9 : power : : 3.3V : 1 :
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GNDIO : 10 : gnd : : : :
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GNDINT : 11 : gnd : : : :
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nDEVSEL : 12 : input : 3.3-V LVTTL : : 1 : N
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VCCINT : 13 : power : : 2.5V/3.3V : :
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|
C25M : 14 : input : 3.3-V LVTTL : : 1 : N
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SD[2] : 15 : bidir : 3.3-V LVTTL : : 1 : N
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RA[10] : 16 : input : 3.3-V LVTTL : : 1 : N
|
|
SD[1] : 17 : bidir : 3.3-V LVTTL : : 1 : N
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|
RA[8] : 18 : input : 3.3-V LVTTL : : 1 : N
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|
RA[7] : 19 : input : 3.3-V LVTTL : : 1 : N
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|
RA[11] : 20 : input : 3.3-V LVTTL : : 1 : N
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|
RA[9] : 21 : input : 3.3-V LVTTL : : 1 : N
|
|
TMS : 22 : input : : : 1 :
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TDI : 23 : input : : : 1 :
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|
TCK : 24 : input : : : 1 :
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|
TDO : 25 : output : : : 1 :
|
|
GND* : 26 : : : : 1 :
|
|
nFCS : 27 : output : 3.3-V LVTTL : : 1 : N
|
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GND* : 28 : : : : 1 :
|
|
GND* : 29 : : : : 1 :
|
|
SBA[1] : 30 : output : 3.3-V LVTTL : : 1 : N
|
|
VCCIO1 : 31 : power : : 3.3V : 1 :
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|
GNDIO : 32 : gnd : : : :
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|
SD[3] : 33 : bidir : 3.3-V LVTTL : : 1 : N
|
|
SD[0] : 34 : bidir : 3.3-V LVTTL : : 1 : N
|
|
SA[2] : 35 : output : 3.3-V LVTTL : : 1 : N
|
|
FCK : 36 : output : 3.3-V LVTTL : : 1 : N
|
|
SA[1] : 37 : output : 3.3-V LVTTL : : 1 : N
|
|
SA[0] : 38 : output : 3.3-V LVTTL : : 1 : N
|
|
SA[5] : 39 : output : 3.3-V LVTTL : : 1 : N
|
|
RA[6] : 40 : input : 3.3-V LVTTL : : 1 : N
|
|
RA[4] : 41 : input : 3.3-V LVTTL : : 1 : N
|
|
nIOSTRB : 42 : input : 3.3-V LVTTL : : 1 : N
|
|
SA[3] : 43 : output : 3.3-V LVTTL : : 1 : N
|
|
SA[6] : 44 : output : 3.3-V LVTTL : : 1 : N
|
|
VCCIO1 : 45 : power : : 3.3V : 1 :
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|
GNDIO : 46 : gnd : : : :
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|
GND* : 47 : : : : 1 :
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|
SA[7] : 48 : output : 3.3-V LVTTL : : 1 : N
|
|
GND* : 49 : : : : 1 :
|
|
GND* : 50 : : : : 1 :
|
|
GND* : 51 : : : : 1 :
|
|
RD[0] : 52 : bidir : 3.3-V LVTTL : : 2 : N
|
|
RA[3] : 53 : input : 3.3-V LVTTL : : 2 : N
|
|
RD[3] : 54 : bidir : 3.3-V LVTTL : : 2 : N
|
|
RDdir : 55 : output : 3.3-V LVTTL : : 2 : N
|
|
RA[2] : 56 : input : 3.3-V LVTTL : : 2 : N
|
|
RD[2] : 57 : bidir : 3.3-V LVTTL : : 2 : N
|
|
SA[8] : 58 : output : 3.3-V LVTTL : : 2 : N
|
|
VCCIO2 : 59 : power : : 3.3V : 2 :
|
|
GNDIO : 60 : gnd : : : :
|
|
RD[1] : 61 : bidir : 3.3-V LVTTL : : 2 : N
|
|
RA[5] : 62 : input : 3.3-V LVTTL : : 2 : N
|
|
VCCINT : 63 : power : : 2.5V/3.3V : :
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|
RA[1] : 64 : input : 3.3-V LVTTL : : 2 : N
|
|
GNDINT : 65 : gnd : : : :
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|
nIOSEL : 66 : input : 3.3-V LVTTL : : 2 : N
|
|
RA[0] : 67 : input : 3.3-V LVTTL : : 2 : N
|
|
SetRF : 68 : input : 3.3-V LVTTL : : 2 : N
|
|
GND* : 69 : : : : 2 :
|
|
SA[11] : 70 : output : 3.3-V LVTTL : : 2 : N
|
|
SA[9] : 71 : output : 3.3-V LVTTL : : 2 : N
|
|
RA[13] : 72 : input : 3.3-V LVTTL : : 2 : N
|
|
RA[12] : 73 : input : 3.3-V LVTTL : : 2 : N
|
|
RA[15] : 74 : input : 3.3-V LVTTL : : 2 : N
|
|
RA[14] : 75 : input : 3.3-V LVTTL : : 2 : N
|
|
SA[12] : 76 : output : 3.3-V LVTTL : : 2 : N
|
|
GND* : 77 : : : : 2 :
|
|
GND* : 78 : : : : 2 :
|
|
GNDIO : 79 : gnd : : : :
|
|
VCCIO2 : 80 : power : : 3.3V : 2 :
|
|
RD[5] : 81 : bidir : 3.3-V LVTTL : : 2 : N
|
|
RD[6] : 82 : bidir : 3.3-V LVTTL : : 2 : N
|
|
RD[7] : 83 : bidir : 3.3-V LVTTL : : 2 : N
|
|
RD[4] : 84 : bidir : 3.3-V LVTTL : : 2 : N
|
|
SA[10] : 85 : output : 3.3-V LVTTL : : 2 : N
|
|
DQML : 86 : output : 3.3-V LVTTL : : 2 : N
|
|
DQMH : 87 : output : 3.3-V LVTTL : : 2 : N
|
|
PHI0 : 88 : input : 3.3-V LVTTL : : 2 : N
|
|
nSWE : 89 : output : 3.3-V LVTTL : : 2 : N
|
|
nWE : 90 : input : 3.3-V LVTTL : : 2 : N
|
|
SA[4] : 91 : output : 3.3-V LVTTL : : 2 : N
|
|
SD[5] : 92 : bidir : 3.3-V LVTTL : : 2 : N
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|
GNDIO : 93 : gnd : : : :
|
|
VCCIO2 : 94 : power : : 3.3V : 2 :
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SD[6] : 95 : bidir : 3.3-V LVTTL : : 2 : N
|
|
SD[4] : 96 : bidir : 3.3-V LVTTL : : 2 : N
|
|
SD[7] : 97 : bidir : 3.3-V LVTTL : : 2 : N
|
|
MISO : 98 : input : 3.3-V LVTTL : : 2 : N
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nRESout : 99 : output : 3.3-V LVTTL : : 2 : N
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GND* : 100 : : : : 2 :
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