mirror of
https://github.com/garrettsworkshop/RAM2E.git
synced 2024-12-11 02:49:18 +00:00
979 lines
102 KiB
Plaintext
979 lines
102 KiB
Plaintext
|
Fitter report for RAM2E
|
||
|
|
Tue Jun 02 17:01:04 2020
|
||
|
|
Quartus II 64-Bit Version 13.0.1 Build 232 06/12/2013 Service Pack 1 SJ Web Edition
|
||
|
|
|
||
|
|
|
||
|
|
---------------------
|
||
|
|
; Table of Contents ;
|
||
|
|
---------------------
|
||
|
|
1. Legal Notice
|
||
|
|
2. Fitter Summary
|
||
|
|
3. Fitter Settings
|
||
|
|
4. Parallel Compilation
|
||
|
|
5. Pin-Out File
|
||
|
|
6. Fitter Resource Usage Summary
|
||
|
|
7. Input Pins
|
||
|
|
8. Output Pins
|
||
|
|
9. Bidir Pins
|
||
|
|
10. I/O Bank Usage
|
||
|
|
11. All Package Pins
|
||
|
|
12. Output Pin Default Load For Reported TCO
|
||
|
|
13. Fitter Resource Utilization by Entity
|
||
|
|
14. Delay Chain Summary
|
||
|
|
15. Control Signals
|
||
|
|
16. Global & Other Fast Signals
|
||
|
|
17. Non-Global High Fan-Out Signals
|
||
|
|
18. Other Routing Usage Summary
|
||
|
|
19. LAB Logic Elements
|
||
|
|
20. LAB-wide Signals
|
||
|
|
21. LAB Signals Sourced
|
||
|
|
22. LAB Signals Sourced Out
|
||
|
|
23. LAB Distinct Inputs
|
||
|
|
24. Fitter Device Options
|
||
|
|
25. Fitter Messages
|
||
|
|
26. Fitter Suppressed Messages
|
||
|
|
|
||
|
|
|
||
|
|
|
||
|
|
----------------
|
||
|
|
; Legal Notice ;
|
||
|
|
----------------
|
||
|
|
Copyright (C) 1991-2013 Altera Corporation
|
||
|
|
Your use of Altera Corporation's design tools, logic functions
|
||
|
|
and other software and tools, and its AMPP partner logic
|
||
|
|
functions, and any output files from any of the foregoing
|
||
|
|
(including device programming or simulation files), and any
|
||
|
|
associated documentation or information are expressly subject
|
||
|
|
to the terms and conditions of the Altera Program License
|
||
|
|
Subscription Agreement, Altera MegaCore Function License
|
||
|
|
Agreement, or other applicable license agreement, including,
|
||
|
|
without limitation, that your use is for the sole purpose of
|
||
|
|
programming logic devices manufactured by Altera and sold by
|
||
|
|
Altera or its authorized distributors. Please refer to the
|
||
|
|
applicable agreement for further details.
|
||
|
|
|
||
|
|
|
||
|
|
|
||
|
|
+-----------------------------------------------------------------------------+
|
||
|
|
; Fitter Summary ;
|
||
|
|
+---------------------------+-------------------------------------------------+
|
||
|
|
; Fitter Status ; Successful - Tue Jun 02 17:01:04 2020 ;
|
||
|
|
; Quartus II 64-Bit Version ; 13.0.1 Build 232 06/12/2013 SP 1 SJ Web Edition ;
|
||
|
|
; Revision Name ; RAM2E ;
|
||
|
|
; Top-level Entity Name ; RAM2E ;
|
||
|
|
; Family ; MAX II ;
|
||
|
|
; Device ; EPM240T100C5 ;
|
||
|
|
; Timing Models ; Final ;
|
||
|
|
; Total logic elements ; 184 / 240 ( 77 % ) ;
|
||
|
|
; Total pins ; 69 / 80 ( 86 % ) ;
|
||
|
|
; Total virtual pins ; 0 ;
|
||
|
|
; UFM blocks ; 1 / 1 ( 100 % ) ;
|
||
|
|
+---------------------------+-------------------------------------------------+
|
||
|
|
|
||
|
|
|
||
|
|
+----------------------------------------------------------------------------------------------------------------------------------------------+
|
||
|
|
; Fitter Settings ;
|
||
|
|
+----------------------------------------------------------------------------+--------------------------------+--------------------------------+
|
||
|
|
; Option ; Setting ; Default Value ;
|
||
|
|
+----------------------------------------------------------------------------+--------------------------------+--------------------------------+
|
||
|
|
; Device ; EPM240T100C5 ; ;
|
||
|
|
; Minimum Core Junction Temperature ; 0 ; ;
|
||
|
|
; Maximum Core Junction Temperature ; 85 ; ;
|
||
|
|
; Fit Attempts to Skip ; 0 ; 0.0 ;
|
||
|
|
; Device I/O Standard ; 3.3-V LVCMOS ; ;
|
||
|
|
; Optimize Multi-Corner Timing ; On ; Off ;
|
||
|
|
; Fitter Effort ; Standard Fit ; Auto Fit ;
|
||
|
|
; Use smart compilation ; Off ; Off ;
|
||
|
|
; Enable parallel Assembler and TimeQuest Timing Analyzer during compilation ; On ; On ;
|
||
|
|
; Enable compact report table ; Off ; Off ;
|
||
|
|
; Router Timing Optimization Level ; Normal ; Normal ;
|
||
|
|
; Placement Effort Multiplier ; 1.0 ; 1.0 ;
|
||
|
|
; Router Effort Multiplier ; 1.0 ; 1.0 ;
|
||
|
|
; Always Enable Input Buffers ; Off ; Off ;
|
||
|
|
; Optimize Hold Timing ; IO Paths and Minimum TPD Paths ; IO Paths and Minimum TPD Paths ;
|
||
|
|
; Guarantee I/O Paths Have Zero Hold Time at Fast Corner ; On ; On ;
|
||
|
|
; PowerPlay Power Optimization ; Normal compilation ; Normal compilation ;
|
||
|
|
; Optimize Timing ; Normal compilation ; Normal compilation ;
|
||
|
|
; Optimize Timing for ECOs ; Off ; Off ;
|
||
|
|
; Regenerate full fit report during ECO compiles ; Off ; Off ;
|
||
|
|
; Optimize IOC Register Placement for Timing ; Normal ; Normal ;
|
||
|
|
; Limit to One Fitting Attempt ; Off ; Off ;
|
||
|
|
; Final Placement Optimizations ; Automatically ; Automatically ;
|
||
|
|
; Fitter Aggressive Routability Optimizations ; Automatically ; Automatically ;
|
||
|
|
; Fitter Initial Placement Seed ; 1 ; 1 ;
|
||
|
|
; Slow Slew Rate ; Off ; Off ;
|
||
|
|
; PCI I/O ; Off ; Off ;
|
||
|
|
; Weak Pull-Up Resistor ; Off ; Off ;
|
||
|
|
; Enable Bus-Hold Circuitry ; Off ; Off ;
|
||
|
|
; Auto Delay Chains ; On ; On ;
|
||
|
|
; Auto Delay Chains for High Fanout Input Pins ; Off ; Off ;
|
||
|
|
; Perform Physical Synthesis for Combinational Logic for Performance ; Off ; Off ;
|
||
|
|
; Perform Register Duplication for Performance ; Off ; Off ;
|
||
|
|
; Perform Register Retiming for Performance ; Off ; Off ;
|
||
|
|
; Perform Asynchronous Signal Pipelining ; Off ; Off ;
|
||
|
|
; Physical Synthesis Effort Level ; Normal ; Normal ;
|
||
|
|
; Logic Cell Insertion - Logic Duplication ; Auto ; Auto ;
|
||
|
|
; Auto Register Duplication ; Auto ; Auto ;
|
||
|
|
; Auto Global Clock ; On ; On ;
|
||
|
|
; Auto Global Register Control Signals ; On ; On ;
|
||
|
|
; Force Fitter to Avoid Periphery Placement Warnings ; Off ; Off ;
|
||
|
|
+----------------------------------------------------------------------------+--------------------------------+--------------------------------+
|
||
|
|
|
||
|
|
|
||
|
|
Parallel compilation was disabled, but you have multiple processors available. Enable parallel compilation to reduce compilation time.
|
||
|
|
+-------------------------------------+
|
||
|
|
; Parallel Compilation ;
|
||
|
|
+----------------------------+--------+
|
||
|
|
; Processors ; Number ;
|
||
|
|
+----------------------------+--------+
|
||
|
|
; Number detected on machine ; 8 ;
|
||
|
|
; Maximum allowed ; 1 ;
|
||
|
|
+----------------------------+--------+
|
||
|
|
|
||
|
|
|
||
|
|
+--------------+
|
||
|
|
; Pin-Out File ;
|
||
|
|
+--------------+
|
||
|
|
The pin-out file can be found in C:/Users/Zane/Documents/GitHub/RAM2E/cpld/output_files/RAM2E.pin.
|
||
|
|
|
||
|
|
|
||
|
|
+------------------------------------------------------------------+
|
||
|
|
; Fitter Resource Usage Summary ;
|
||
|
|
+---------------------------------------------+--------------------+
|
||
|
|
; Resource ; Usage ;
|
||
|
|
+---------------------------------------------+--------------------+
|
||
|
|
; Total logic elements ; 184 / 240 ( 77 % ) ;
|
||
|
|
; -- Combinational with no register ; 78 ;
|
||
|
|
; -- Register only ; 17 ;
|
||
|
|
; -- Combinational with a register ; 89 ;
|
||
|
|
; ; ;
|
||
|
|
; Logic element usage by number of LUT inputs ; ;
|
||
|
|
; -- 4 input functions ; 87 ;
|
||
|
|
; -- 3 input functions ; 42 ;
|
||
|
|
; -- 2 input functions ; 34 ;
|
||
|
|
; -- 1 input functions ; 3 ;
|
||
|
|
; -- 0 input functions ; 1 ;
|
||
|
|
; ; ;
|
||
|
|
; Logic elements by mode ; ;
|
||
|
|
; -- normal mode ; 170 ;
|
||
|
|
; -- arithmetic mode ; 14 ;
|
||
|
|
; -- qfbk mode ; 9 ;
|
||
|
|
; -- register cascade mode ; 0 ;
|
||
|
|
; -- synchronous clear/load mode ; 12 ;
|
||
|
|
; -- asynchronous clear/load mode ; 0 ;
|
||
|
|
; ; ;
|
||
|
|
; Total registers ; 106 / 240 ( 44 % ) ;
|
||
|
|
; Total LABs ; 23 / 24 ( 96 % ) ;
|
||
|
|
; Logic elements in carry chains ; 15 ;
|
||
|
|
; Virtual pins ; 0 ;
|
||
|
|
; I/O pins ; 69 / 80 ( 86 % ) ;
|
||
|
|
; -- Clock pins ; 3 / 4 ( 75 % ) ;
|
||
|
|
; ; ;
|
||
|
|
; Global signals ; 1 ;
|
||
|
|
; UFM blocks ; 1 / 1 ( 100 % ) ;
|
||
|
|
; Global clocks ; 1 / 4 ( 25 % ) ;
|
||
|
|
; JTAGs ; 0 / 1 ( 0 % ) ;
|
||
|
|
; Average interconnect usage (total/H/V) ; 21% / 21% / 21% ;
|
||
|
|
; Peak interconnect usage (total/H/V) ; 21% / 21% / 21% ;
|
||
|
|
; Maximum fan-out ; 106 ;
|
||
|
|
; Highest non-global fan-out ; 33 ;
|
||
|
|
; Total fan-out ; 793 ;
|
||
|
|
; Average fan-out ; 3.12 ;
|
||
|
|
+---------------------------------------------+--------------------+
|
||
|
|
|
||
|
|
|
||
|
|
+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
|
||
|
|
; Input Pins ;
|
||
|
|
+--------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+-----------------+----------+--------------+--------------+----------------------+
|
||
|
|
; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Combinational Fan-Out ; Registered Fan-Out ; Global ; PCI I/O Enabled ; Bus Hold ; Weak Pull Up ; I/O Standard ; Location assigned by ;
|
||
|
|
+--------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+-----------------+----------+--------------+--------------+----------------------+
|
||
|
|
; Ain[0] ; 56 ; 2 ; 8 ; 1 ; 0 ; 1 ; 0 ; no ; no ; no ; Off ; 3.3-V LVCMOS ; User ;
|
||
|
|
; Ain[1] ; 54 ; 2 ; 8 ; 1 ; 2 ; 1 ; 0 ; no ; no ; no ; Off ; 3.3-V LVCMOS ; User ;
|
||
|
|
; Ain[2] ; 43 ; 1 ; 6 ; 0 ; 3 ; 1 ; 0 ; no ; no ; no ; Off ; 3.3-V LVCMOS ; User ;
|
||
|
|
; Ain[3] ; 47 ; 1 ; 6 ; 0 ; 1 ; 1 ; 0 ; no ; no ; no ; Off ; 3.3-V LVCMOS ; User ;
|
||
|
|
; Ain[4] ; 44 ; 1 ; 6 ; 0 ; 2 ; 1 ; 0 ; no ; no ; no ; Off ; 3.3-V LVCMOS ; User ;
|
||
|
|
; Ain[5] ; 34 ; 1 ; 3 ; 0 ; 1 ; 1 ; 0 ; no ; no ; no ; Off ; 3.3-V LVCMOS ; User ;
|
||
|
|
; Ain[6] ; 39 ; 1 ; 5 ; 0 ; 3 ; 1 ; 0 ; no ; no ; no ; Off ; 3.3-V LVCMOS ; User ;
|
||
|
|
; Ain[7] ; 53 ; 2 ; 8 ; 1 ; 3 ; 1 ; 0 ; no ; no ; no ; Off ; 3.3-V LVCMOS ; User ;
|
||
|
|
; C14M ; 12 ; 1 ; 1 ; 3 ; 3 ; 106 ; 0 ; yes ; no ; no ; Off ; 3.3-V LVCMOS ; User ;
|
||
|
|
; Din[0] ; 38 ; 1 ; 4 ; 0 ; 0 ; 11 ; 0 ; no ; no ; no ; Off ; 3.3-V LVCMOS ; User ;
|
||
|
|
; Din[1] ; 40 ; 1 ; 5 ; 0 ; 2 ; 10 ; 0 ; no ; no ; no ; Off ; 3.3-V LVCMOS ; User ;
|
||
|
|
; Din[2] ; 42 ; 1 ; 5 ; 0 ; 0 ; 11 ; 0 ; no ; no ; no ; Off ; 3.3-V LVCMOS ; User ;
|
||
|
|
; Din[3] ; 41 ; 1 ; 5 ; 0 ; 1 ; 9 ; 0 ; no ; no ; no ; Off ; 3.3-V LVCMOS ; User ;
|
||
|
|
; Din[4] ; 48 ; 1 ; 6 ; 0 ; 0 ; 7 ; 0 ; no ; no ; no ; Off ; 3.3-V LVCMOS ; User ;
|
||
|
|
; Din[5] ; 49 ; 1 ; 7 ; 0 ; 2 ; 6 ; 0 ; no ; no ; no ; Off ; 3.3-V LVCMOS ; User ;
|
||
|
|
; Din[6] ; 36 ; 1 ; 4 ; 0 ; 2 ; 8 ; 0 ; no ; no ; no ; Off ; 3.3-V LVCMOS ; User ;
|
||
|
|
; Din[7] ; 35 ; 1 ; 3 ; 0 ; 0 ; 7 ; 0 ; no ; no ; no ; Off ; 3.3-V LVCMOS ; User ;
|
||
|
|
; PHI1 ; 37 ; 1 ; 4 ; 0 ; 1 ; 3 ; 0 ; no ; no ; no ; Off ; 3.3-V LVCMOS ; User ;
|
||
|
|
; nC07X ; 52 ; 2 ; 8 ; 1 ; 4 ; 1 ; 0 ; no ; no ; no ; Off ; 3.3-V LVCMOS ; User ;
|
||
|
|
; nEN80 ; 28 ; 1 ; 2 ; 0 ; 1 ; 2 ; 0 ; no ; no ; no ; Off ; 3.3-V LVCMOS ; User ;
|
||
|
|
; nWE ; 51 ; 1 ; 7 ; 0 ; 0 ; 2 ; 0 ; no ; no ; no ; Off ; 3.3-V LVCMOS ; User ;
|
||
|
|
; nWE80 ; 33 ; 1 ; 3 ; 0 ; 2 ; 2 ; 0 ; no ; no ; no ; Off ; 3.3-V LVCMOS ; User ;
|
||
|
|
+--------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+-----------------+----------+--------------+--------------+----------------------+
|
||
|
|
|
||
|
|
|
||
|
|
+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
|
||
|
|
; Output Pins ;
|
||
|
|
+---------+-------+----------+--------------+--------------+-------------+-----------------+----------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+------------------------+----------------------+-------+----------------------+---------------------+
|
||
|
|
; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Output Register ; Slow Slew Rate ; PCI I/O Enabled ; Open Drain ; TRI Primitive ; Bus Hold ; Weak Pull Up ; I/O Standard ; Current Strength ; Fast Output Connection ; Location assigned by ; Load ; Output Enable Source ; Output Enable Group ;
|
||
|
|
+---------+-------+----------+--------------+--------------+-------------+-----------------+----------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+------------------------+----------------------+-------+----------------------+---------------------+
|
||
|
|
; BA[0] ; 6 ; 1 ; 1 ; 3 ; 0 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; yes ; User ; 10 pF ; - ; - ;
|
||
|
|
; BA[1] ; 14 ; 1 ; 1 ; 2 ; 0 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; yes ; User ; 10 pF ; - ; - ;
|
||
|
|
; CKE ; 4 ; 1 ; 1 ; 4 ; 2 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; yes ; User ; 10 pF ; - ; - ;
|
||
|
|
; DQMH ; 100 ; 2 ; 2 ; 5 ; 2 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; yes ; User ; 10 pF ; - ; - ;
|
||
|
|
; DQML ; 98 ; 2 ; 2 ; 5 ; 0 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; yes ; User ; 10 pF ; - ; - ;
|
||
|
|
; Dout[0] ; 77 ; 2 ; 7 ; 5 ; 2 ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; yes ; User ; 10 pF ; - ; - ;
|
||
|
|
; Dout[1] ; 76 ; 2 ; 7 ; 5 ; 1 ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; yes ; User ; 10 pF ; - ; - ;
|
||
|
|
; Dout[2] ; 74 ; 2 ; 8 ; 4 ; 0 ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; - ; - ;
|
||
|
|
; Dout[3] ; 75 ; 2 ; 7 ; 5 ; 0 ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; yes ; User ; 10 pF ; - ; - ;
|
||
|
|
; Dout[4] ; 73 ; 2 ; 8 ; 4 ; 1 ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; - ; - ;
|
||
|
|
; Dout[5] ; 72 ; 2 ; 8 ; 4 ; 2 ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; yes ; User ; 10 pF ; - ; - ;
|
||
|
|
; Dout[6] ; 84 ; 2 ; 6 ; 5 ; 3 ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; yes ; User ; 10 pF ; - ; - ;
|
||
|
|
; Dout[7] ; 85 ; 2 ; 5 ; 5 ; 0 ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; yes ; User ; 10 pF ; - ; - ;
|
||
|
|
; RA[0] ; 18 ; 1 ; 1 ; 1 ; 0 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; yes ; User ; 10 pF ; - ; - ;
|
||
|
|
; RA[10] ; 16 ; 1 ; 1 ; 2 ; 2 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; yes ; User ; 10 pF ; - ; - ;
|
||
|
|
; RA[11] ; 7 ; 1 ; 1 ; 3 ; 1 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; yes ; User ; 10 pF ; - ; - ;
|
||
|
|
; RA[1] ; 20 ; 1 ; 1 ; 1 ; 2 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; yes ; User ; 10 pF ; - ; - ;
|
||
|
|
; RA[2] ; 30 ; 1 ; 3 ; 0 ; 3 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; yes ; User ; 10 pF ; - ; - ;
|
||
|
|
; RA[3] ; 27 ; 1 ; 2 ; 0 ; 2 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; yes ; User ; 10 pF ; - ; - ;
|
||
|
|
; RA[4] ; 26 ; 1 ; 2 ; 0 ; 3 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; yes ; User ; 10 pF ; - ; - ;
|
||
|
|
; RA[5] ; 29 ; 1 ; 2 ; 0 ; 0 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; yes ; User ; 10 pF ; - ; - ;
|
||
|
|
; RA[6] ; 21 ; 1 ; 1 ; 1 ; 3 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; yes ; User ; 10 pF ; - ; - ;
|
||
|
|
; RA[7] ; 19 ; 1 ; 1 ; 1 ; 1 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; yes ; User ; 10 pF ; - ; - ;
|
||
|
|
; RA[8] ; 17 ; 1 ; 1 ; 2 ; 3 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; yes ; User ; 10 pF ; - ; - ;
|
||
|
|
; RA[9] ; 15 ; 1 ; 1 ; 2 ; 1 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; yes ; User ; 10 pF ; - ; - ;
|
||
|
|
; Vout[0] ; 70 ; 2 ; 8 ; 4 ; 4 ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; yes ; User ; 10 pF ; - ; - ;
|
||
|
|
; Vout[1] ; 67 ; 2 ; 8 ; 3 ; 2 ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; yes ; User ; 10 pF ; - ; - ;
|
||
|
|
; Vout[2] ; 69 ; 2 ; 8 ; 3 ; 0 ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; yes ; User ; 10 pF ; - ; - ;
|
||
|
|
; Vout[3] ; 62 ; 2 ; 8 ; 2 ; 0 ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; yes ; User ; 10 pF ; - ; - ;
|
||
|
|
; Vout[4] ; 71 ; 2 ; 8 ; 4 ; 3 ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; yes ; User ; 10 pF ; - ; - ;
|
||
|
|
; Vout[5] ; 68 ; 2 ; 8 ; 3 ; 1 ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; yes ; User ; 10 pF ; - ; - ;
|
||
|
|
; Vout[6] ; 58 ; 2 ; 8 ; 2 ; 2 ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; yes ; User ; 10 pF ; - ; - ;
|
||
|
|
; Vout[7] ; 57 ; 2 ; 8 ; 2 ; 3 ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; yes ; User ; 10 pF ; - ; - ;
|
||
|
|
; nCAS ; 3 ; 1 ; 1 ; 4 ; 1 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; - ; - ;
|
||
|
|
; nCS ; 8 ; 1 ; 1 ; 3 ; 2 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; yes ; User ; 10 pF ; - ; - ;
|
||
|
|
; nDOE ; 55 ; 2 ; 8 ; 1 ; 1 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; - ; - ;
|
||
|
|
; nRAS ; 5 ; 1 ; 1 ; 4 ; 3 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; yes ; User ; 10 pF ; - ; - ;
|
||
|
|
; nRWE ; 2 ; 1 ; 1 ; 4 ; 0 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; yes ; User ; 10 pF ; - ; - ;
|
||
|
|
; nVOE ; 50 ; 1 ; 7 ; 0 ; 1 ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; - ; - ;
|
||
|
|
+---------+-------+----------+--------------+--------------+-------------+-----------------+----------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+------------------------+----------------------+-------+----------------------+---------------------+
|
||
|
|
|
||
|
|
|
||
|
|
+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
|
||
|
|
; Bidir Pins ;
|
||
|
|
+-------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+-----------------+----------------+-----------------+------------+----------+--------------+--------------+------------------+------------------------+----------------------+-------+----------------------+---------------------+
|
||
|
|
; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Combinational Fan-Out ; Registered Fan-Out ; Global ; Output Register ; Slow Slew Rate ; PCI I/O Enabled ; Open Drain ; Bus Hold ; Weak Pull Up ; I/O Standard ; Current Strength ; Fast Output Connection ; Location assigned by ; Load ; Output Enable Source ; Output Enable Group ;
|
||
|
|
+-------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+-----------------+----------------+-----------------+------------+----------+--------------+--------------+------------------+------------------------+----------------------+-------+----------------------+---------------------+
|
||
|
|
; RD[0] ; 97 ; 2 ; 3 ; 5 ; 3 ; 2 ; 0 ; no ; no ; yes ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 8mA ; no ; User ; 10 pF ; RDOE ; - ;
|
||
|
|
; RD[1] ; 90 ; 2 ; 4 ; 5 ; 1 ; 2 ; 0 ; no ; no ; yes ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 8mA ; no ; User ; 10 pF ; RDOE ; - ;
|
||
|
|
; RD[2] ; 99 ; 2 ; 2 ; 5 ; 1 ; 2 ; 0 ; no ; no ; yes ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 8mA ; no ; User ; 10 pF ; RDOE ; - ;
|
||
|
|
; RD[3] ; 89 ; 2 ; 4 ; 5 ; 0 ; 2 ; 0 ; no ; no ; yes ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 8mA ; no ; User ; 10 pF ; RDOE ; - ;
|
||
|
|
; RD[4] ; 91 ; 2 ; 4 ; 5 ; 2 ; 2 ; 0 ; no ; no ; yes ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 8mA ; no ; User ; 10 pF ; RDOE ; - ;
|
||
|
|
; RD[5] ; 92 ; 2 ; 3 ; 5 ; 0 ; 2 ; 0 ; no ; no ; yes ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 8mA ; no ; User ; 10 pF ; RDOE ; - ;
|
||
|
|
; RD[6] ; 95 ; 2 ; 3 ; 5 ; 1 ; 2 ; 0 ; no ; no ; yes ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 8mA ; no ; User ; 10 pF ; RDOE ; - ;
|
||
|
|
; RD[7] ; 96 ; 2 ; 3 ; 5 ; 2 ; 2 ; 0 ; no ; no ; yes ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 8mA ; no ; User ; 10 pF ; RDOE ; - ;
|
||
|
|
+-------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+-----------------+----------------+-----------------+------------+----------+--------------+--------------+------------------+------------------------+----------------------+-------+----------------------+---------------------+
|
||
|
|
|
||
|
|
|
||
|
|
+-------------------------------------------------------------+
|
||
|
|
; I/O Bank Usage ;
|
||
|
|
+----------+-------------------+---------------+--------------+
|
||
|
|
; I/O Bank ; Usage ; VCCIO Voltage ; VREF Voltage ;
|
||
|
|
+----------+-------------------+---------------+--------------+
|
||
|
|
; 1 ; 38 / 38 ( 100 % ) ; 3.3V ; -- ;
|
||
|
|
; 2 ; 31 / 42 ( 74 % ) ; 3.3V ; -- ;
|
||
|
|
+----------+-------------------+---------------+--------------+
|
||
|
|
|
||
|
|
|
||
|
|
+------------------------------------------------------------------------------------------------------------------------------------------------+
|
||
|
|
; All Package Pins ;
|
||
|
|
+----------+------------+----------+----------------+--------+--------------+-----------+------------+-----------------+----------+--------------+
|
||
|
|
; Location ; Pad Number ; I/O Bank ; Pin Name/Usage ; Dir. ; I/O Standard ; Voltage ; I/O Type ; User Assignment ; Bus Hold ; Weak Pull Up ;
|
||
|
|
+----------+------------+----------+----------------+--------+--------------+-----------+------------+-----------------+----------+--------------+
|
||
|
|
; 1 ; 83 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
||
|
|
; 2 ; 0 ; 1 ; nRWE ; output ; 3.3-V LVCMOS ; ; Row I/O ; Y ; no ; Off ;
|
||
|
|
; 3 ; 1 ; 1 ; nCAS ; output ; 3.3-V LVCMOS ; ; Row I/O ; Y ; no ; Off ;
|
||
|
|
; 4 ; 2 ; 1 ; CKE ; output ; 3.3-V LVCMOS ; ; Row I/O ; Y ; no ; Off ;
|
||
|
|
; 5 ; 3 ; 1 ; nRAS ; output ; 3.3-V LVCMOS ; ; Row I/O ; Y ; no ; Off ;
|
||
|
|
; 6 ; 4 ; 1 ; BA[0] ; output ; 3.3-V LVCMOS ; ; Row I/O ; Y ; no ; Off ;
|
||
|
|
; 7 ; 5 ; 1 ; RA[11] ; output ; 3.3-V LVCMOS ; ; Row I/O ; Y ; no ; Off ;
|
||
|
|
; 8 ; 6 ; 1 ; nCS ; output ; 3.3-V LVCMOS ; ; Row I/O ; Y ; no ; Off ;
|
||
|
|
; 9 ; ; 1 ; VCCIO1 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
|
||
|
|
; 10 ; ; ; GNDIO ; gnd ; ; ; -- ; ; -- ; -- ;
|
||
|
|
; 11 ; ; ; GNDINT ; gnd ; ; ; -- ; ; -- ; -- ;
|
||
|
|
; 12 ; 7 ; 1 ; C14M ; input ; 3.3-V LVCMOS ; ; Row I/O ; Y ; no ; Off ;
|
||
|
|
; 13 ; ; ; VCCINT ; power ; ; 2.5V/3.3V ; -- ; ; -- ; -- ;
|
||
|
|
; 14 ; 8 ; 1 ; BA[1] ; output ; 3.3-V LVCMOS ; ; Row I/O ; Y ; no ; Off ;
|
||
|
|
; 15 ; 9 ; 1 ; RA[9] ; output ; 3.3-V LVCMOS ; ; Row I/O ; Y ; no ; Off ;
|
||
|
|
; 16 ; 10 ; 1 ; RA[10] ; output ; 3.3-V LVCMOS ; ; Row I/O ; Y ; no ; Off ;
|
||
|
|
; 17 ; 11 ; 1 ; RA[8] ; output ; 3.3-V LVCMOS ; ; Row I/O ; Y ; no ; Off ;
|
||
|
|
; 18 ; 12 ; 1 ; RA[0] ; output ; 3.3-V LVCMOS ; ; Row I/O ; Y ; no ; Off ;
|
||
|
|
; 19 ; 13 ; 1 ; RA[7] ; output ; 3.3-V LVCMOS ; ; Row I/O ; Y ; no ; Off ;
|
||
|
|
; 20 ; 14 ; 1 ; RA[1] ; output ; 3.3-V LVCMOS ; ; Row I/O ; Y ; no ; Off ;
|
||
|
|
; 21 ; 15 ; 1 ; RA[6] ; output ; 3.3-V LVCMOS ; ; Row I/O ; Y ; no ; Off ;
|
||
|
|
; 22 ; 16 ; 1 ; #TMS ; input ; ; ; -- ; ; -- ; -- ;
|
||
|
|
; 23 ; 17 ; 1 ; #TDI ; input ; ; ; -- ; ; -- ; -- ;
|
||
|
|
; 24 ; 18 ; 1 ; #TCK ; input ; ; ; -- ; ; -- ; -- ;
|
||
|
|
; 25 ; 19 ; 1 ; #TDO ; output ; ; ; -- ; ; -- ; -- ;
|
||
|
|
; 26 ; 20 ; 1 ; RA[4] ; output ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ;
|
||
|
|
; 27 ; 21 ; 1 ; RA[3] ; output ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ;
|
||
|
|
; 28 ; 22 ; 1 ; nEN80 ; input ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ;
|
||
|
|
; 29 ; 23 ; 1 ; RA[5] ; output ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ;
|
||
|
|
; 30 ; 24 ; 1 ; RA[2] ; output ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ;
|
||
|
|
; 31 ; ; 1 ; VCCIO1 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
|
||
|
|
; 32 ; ; ; GNDIO ; gnd ; ; ; -- ; ; -- ; -- ;
|
||
|
|
; 33 ; 25 ; 1 ; nWE80 ; input ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ;
|
||
|
|
; 34 ; 26 ; 1 ; Ain[5] ; input ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ;
|
||
|
|
; 35 ; 27 ; 1 ; Din[7] ; input ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ;
|
||
|
|
; 36 ; 28 ; 1 ; Din[6] ; input ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ;
|
||
|
|
; 37 ; 29 ; 1 ; PHI1 ; input ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ;
|
||
|
|
; 38 ; 30 ; 1 ; Din[0] ; input ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ;
|
||
|
|
; 39 ; 31 ; 1 ; Ain[6] ; input ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ;
|
||
|
|
; 40 ; 32 ; 1 ; Din[1] ; input ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ;
|
||
|
|
; 41 ; 33 ; 1 ; Din[3] ; input ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ;
|
||
|
|
; 42 ; 34 ; 1 ; Din[2] ; input ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ;
|
||
|
|
; 43 ; 35 ; 1 ; Ain[2] ; input ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ;
|
||
|
|
; 44 ; 36 ; 1 ; Ain[4] ; input ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ;
|
||
|
|
; 45 ; ; 1 ; VCCIO1 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
|
||
|
|
; 46 ; ; ; GNDIO ; gnd ; ; ; -- ; ; -- ; -- ;
|
||
|
|
; 47 ; 37 ; 1 ; Ain[3] ; input ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ;
|
||
|
|
; 48 ; 38 ; 1 ; Din[4] ; input ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ;
|
||
|
|
; 49 ; 39 ; 1 ; Din[5] ; input ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ;
|
||
|
|
; 50 ; 40 ; 1 ; nVOE ; output ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ;
|
||
|
|
; 51 ; 41 ; 1 ; nWE ; input ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ;
|
||
|
|
; 52 ; 42 ; 2 ; nC07X ; input ; 3.3-V LVCMOS ; ; Row I/O ; Y ; no ; Off ;
|
||
|
|
; 53 ; 43 ; 2 ; Ain[7] ; input ; 3.3-V LVCMOS ; ; Row I/O ; Y ; no ; Off ;
|
||
|
|
; 54 ; 44 ; 2 ; Ain[1] ; input ; 3.3-V LVCMOS ; ; Row I/O ; Y ; no ; Off ;
|
||
|
|
; 55 ; 45 ; 2 ; nDOE ; output ; 3.3-V LVCMOS ; ; Row I/O ; Y ; no ; Off ;
|
||
|
|
; 56 ; 46 ; 2 ; Ain[0] ; input ; 3.3-V LVCMOS ; ; Row I/O ; Y ; no ; Off ;
|
||
|
|
; 57 ; 47 ; 2 ; Vout[7] ; output ; 3.3-V LVCMOS ; ; Row I/O ; Y ; no ; Off ;
|
||
|
|
; 58 ; 48 ; 2 ; Vout[6] ; output ; 3.3-V LVCMOS ; ; Row I/O ; Y ; no ; Off ;
|
||
|
|
; 59 ; ; 2 ; VCCIO2 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
|
||
|
|
; 60 ; ; ; GNDIO ; gnd ; ; ; -- ; ; -- ; -- ;
|
||
|
|
; 61 ; 49 ; 2 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
|
||
|
|
; 62 ; 50 ; 2 ; Vout[3] ; output ; 3.3-V LVCMOS ; ; Row I/O ; Y ; no ; Off ;
|
||
|
|
; 63 ; ; ; VCCINT ; power ; ; 2.5V/3.3V ; -- ; ; -- ; -- ;
|
||
|
|
; 64 ; 51 ; 2 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
|
||
|
|
; 65 ; ; ; GNDINT ; gnd ; ; ; -- ; ; -- ; -- ;
|
||
|
|
; 66 ; 52 ; 2 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
|
||
|
|
; 67 ; 53 ; 2 ; Vout[1] ; output ; 3.3-V LVCMOS ; ; Row I/O ; Y ; no ; Off ;
|
||
|
|
; 68 ; 54 ; 2 ; Vout[5] ; output ; 3.3-V LVCMOS ; ; Row I/O ; Y ; no ; Off ;
|
||
|
|
; 69 ; 55 ; 2 ; Vout[2] ; output ; 3.3-V LVCMOS ; ; Row I/O ; Y ; no ; Off ;
|
||
|
|
; 70 ; 56 ; 2 ; Vout[0] ; output ; 3.3-V LVCMOS ; ; Row I/O ; Y ; no ; Off ;
|
||
|
|
; 71 ; 57 ; 2 ; Vout[4] ; output ; 3.3-V LVCMOS ; ; Row I/O ; Y ; no ; Off ;
|
||
|
|
; 72 ; 58 ; 2 ; Dout[5] ; output ; 3.3-V LVCMOS ; ; Row I/O ; Y ; no ; Off ;
|
||
|
|
; 73 ; 59 ; 2 ; Dout[4] ; output ; 3.3-V LVCMOS ; ; Row I/O ; Y ; no ; Off ;
|
||
|
|
; 74 ; 60 ; 2 ; Dout[2] ; output ; 3.3-V LVCMOS ; ; Row I/O ; Y ; no ; Off ;
|
||
|
|
; 75 ; 61 ; 2 ; Dout[3] ; output ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ;
|
||
|
|
; 76 ; 62 ; 2 ; Dout[1] ; output ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ;
|
||
|
|
; 77 ; 63 ; 2 ; Dout[0] ; output ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ;
|
||
|
|
; 78 ; 64 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
||
|
|
; 79 ; ; ; GNDIO ; gnd ; ; ; -- ; ; -- ; -- ;
|
||
|
|
; 80 ; ; 2 ; VCCIO2 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
|
||
|
|
; 81 ; 65 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
||
|
|
; 82 ; 66 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
||
|
|
; 83 ; 67 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
||
|
|
; 84 ; 68 ; 2 ; Dout[6] ; output ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ;
|
||
|
|
; 85 ; 69 ; 2 ; Dout[7] ; output ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ;
|
||
|
|
; 86 ; 70 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
||
|
|
; 87 ; 71 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
||
|
|
; 88 ; 72 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
||
|
|
; 89 ; 73 ; 2 ; RD[3] ; bidir ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ;
|
||
|
|
; 90 ; 74 ; 2 ; RD[1] ; bidir ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ;
|
||
|
|
; 91 ; 75 ; 2 ; RD[4] ; bidir ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ;
|
||
|
|
; 92 ; 76 ; 2 ; RD[5] ; bidir ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ;
|
||
|
|
; 93 ; ; ; GNDIO ; gnd ; ; ; -- ; ; -- ; -- ;
|
||
|
|
; 94 ; ; 2 ; VCCIO2 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
|
||
|
|
; 95 ; 77 ; 2 ; RD[6] ; bidir ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ;
|
||
|
|
; 96 ; 78 ; 2 ; RD[7] ; bidir ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ;
|
||
|
|
; 97 ; 79 ; 2 ; RD[0] ; bidir ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ;
|
||
|
|
; 98 ; 80 ; 2 ; DQML ; output ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ;
|
||
|
|
; 99 ; 81 ; 2 ; RD[2] ; bidir ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ;
|
||
|
|
; 100 ; 82 ; 2 ; DQMH ; output ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ;
|
||
|
|
+----------+------------+----------+----------------+--------+--------------+-----------+------------+-----------------+----------+--------------+
|
||
|
|
Note: Pin directions (input, output or bidir) are based on device operating in user mode.
|
||
|
|
|
||
|
|
|
||
|
|
+-------------------------------------------------------------+
|
||
|
|
; Output Pin Default Load For Reported TCO ;
|
||
|
|
+----------------------------+-------+------------------------+
|
||
|
|
; I/O Standard ; Load ; Termination Resistance ;
|
||
|
|
+----------------------------+-------+------------------------+
|
||
|
|
; 3.3-V LVTTL ; 10 pF ; Not Available ;
|
||
|
|
; 3.3-V LVCMOS ; 10 pF ; Not Available ;
|
||
|
|
; 2.5 V ; 10 pF ; Not Available ;
|
||
|
|
; 1.8 V ; 10 pF ; Not Available ;
|
||
|
|
; 1.5 V ; 10 pF ; Not Available ;
|
||
|
|
; 3.3V Schmitt Trigger Input ; 10 pF ; Not Available ;
|
||
|
|
; 2.5V Schmitt Trigger Input ; 10 pF ; Not Available ;
|
||
|
|
+----------------------------+-------+------------------------+
|
||
|
|
Note: User assignments will override these defaults. The user specified values are listed in the Output Pins and Bidir Pins tables.
|
||
|
|
|
||
|
|
|
||
|
|
+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
|
||
|
|
; Fitter Resource Utilization by Entity ;
|
||
|
|
+-----------------------------------------------------------+-------------+--------------+------------+------+--------------+--------------+-------------------+------------------+-----------------+------------+-----------------------------------------------------------------------+--------------+
|
||
|
|
; Compilation Hierarchy Node ; Logic Cells ; LC Registers ; UFM Blocks ; Pins ; Virtual Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Carry Chain LCs ; Packed LCs ; Full Hierarchy Name ; Library Name ;
|
||
|
|
+-----------------------------------------------------------+-------------+--------------+------------+------+--------------+--------------+-------------------+------------------+-----------------+------------+-----------------------------------------------------------------------+--------------+
|
||
|
|
; |RAM2E ; 184 (184) ; 106 ; 1 ; 69 ; 0 ; 78 (78) ; 17 (17) ; 89 (89) ; 15 (15) ; 9 (9) ; |RAM2E ; work ;
|
||
|
|
; |UFM:UFM_inst| ; 0 (0) ; 0 ; 1 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |RAM2E|UFM:UFM_inst ; work ;
|
||
|
|
; |UFM_altufm_none_a7r:UFM_altufm_none_a7r_component| ; 0 (0) ; 0 ; 1 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |RAM2E|UFM:UFM_inst|UFM_altufm_none_a7r:UFM_altufm_none_a7r_component ; work ;
|
||
|
|
+-----------------------------------------------------------+-------------+--------------+------------+------+--------------+--------------+-------------------+------------------+-----------------+------------+-----------------------------------------------------------------------+--------------+
|
||
|
|
Note: For table entries with two numbers listed, the numbers in parentheses indicate the number of resources of the given type used by the specific entity alone. The numbers listed outside of parentheses indicate the total resources of the given type used by the specific entity and all of its sub-entities in the hierarchy.
|
||
|
|
|
||
|
|
|
||
|
|
+------------------------------------+
|
||
|
|
; Delay Chain Summary ;
|
||
|
|
+---------+----------+---------------+
|
||
|
|
; Name ; Pin Type ; Pad to Core 0 ;
|
||
|
|
+---------+----------+---------------+
|
||
|
|
; nWE ; Input ; (0) ;
|
||
|
|
; nEN80 ; Input ; (0) ;
|
||
|
|
; PHI1 ; Input ; (1) ;
|
||
|
|
; C14M ; Input ; (0) ;
|
||
|
|
; nWE80 ; Input ; (0) ;
|
||
|
|
; Ain[0] ; Input ; (0) ;
|
||
|
|
; Ain[1] ; Input ; (0) ;
|
||
|
|
; Ain[2] ; Input ; (0) ;
|
||
|
|
; Ain[3] ; Input ; (0) ;
|
||
|
|
; Ain[4] ; Input ; (0) ;
|
||
|
|
; Ain[5] ; Input ; (0) ;
|
||
|
|
; Ain[6] ; Input ; (0) ;
|
||
|
|
; Ain[7] ; Input ; (0) ;
|
||
|
|
; Din[6] ; Input ; (0) ;
|
||
|
|
; Din[4] ; Input ; (0) ;
|
||
|
|
; Din[5] ; Input ; (0) ;
|
||
|
|
; Din[7] ; Input ; (0) ;
|
||
|
|
; Din[0] ; Input ; (0) ;
|
||
|
|
; Din[1] ; Input ; (0) ;
|
||
|
|
; Din[2] ; Input ; (0) ;
|
||
|
|
; Din[3] ; Input ; (0) ;
|
||
|
|
; nC07X ; Input ; (0) ;
|
||
|
|
; Dout[0] ; Output ; -- ;
|
||
|
|
; Dout[1] ; Output ; -- ;
|
||
|
|
; Dout[2] ; Output ; -- ;
|
||
|
|
; Dout[3] ; Output ; -- ;
|
||
|
|
; Dout[4] ; Output ; -- ;
|
||
|
|
; Dout[5] ; Output ; -- ;
|
||
|
|
; Dout[6] ; Output ; -- ;
|
||
|
|
; Dout[7] ; Output ; -- ;
|
||
|
|
; nDOE ; Output ; -- ;
|
||
|
|
; Vout[0] ; Output ; -- ;
|
||
|
|
; Vout[1] ; Output ; -- ;
|
||
|
|
; Vout[2] ; Output ; -- ;
|
||
|
|
; Vout[3] ; Output ; -- ;
|
||
|
|
; Vout[4] ; Output ; -- ;
|
||
|
|
; Vout[5] ; Output ; -- ;
|
||
|
|
; Vout[6] ; Output ; -- ;
|
||
|
|
; Vout[7] ; Output ; -- ;
|
||
|
|
; nVOE ; Output ; -- ;
|
||
|
|
; CKE ; Output ; -- ;
|
||
|
|
; nCS ; Output ; -- ;
|
||
|
|
; nRAS ; Output ; -- ;
|
||
|
|
; nCAS ; Output ; -- ;
|
||
|
|
; nRWE ; Output ; -- ;
|
||
|
|
; BA[0] ; Output ; -- ;
|
||
|
|
; BA[1] ; Output ; -- ;
|
||
|
|
; RA[0] ; Output ; -- ;
|
||
|
|
; RA[1] ; Output ; -- ;
|
||
|
|
; RA[2] ; Output ; -- ;
|
||
|
|
; RA[3] ; Output ; -- ;
|
||
|
|
; RA[4] ; Output ; -- ;
|
||
|
|
; RA[5] ; Output ; -- ;
|
||
|
|
; RA[6] ; Output ; -- ;
|
||
|
|
; RA[7] ; Output ; -- ;
|
||
|
|
; RA[8] ; Output ; -- ;
|
||
|
|
; RA[9] ; Output ; -- ;
|
||
|
|
; RA[10] ; Output ; -- ;
|
||
|
|
; RA[11] ; Output ; -- ;
|
||
|
|
; DQML ; Output ; -- ;
|
||
|
|
; DQMH ; Output ; -- ;
|
||
|
|
; RD[0] ; Bidir ; (0) ;
|
||
|
|
; RD[1] ; Bidir ; (0) ;
|
||
|
|
; RD[2] ; Bidir ; (0) ;
|
||
|
|
; RD[3] ; Bidir ; (0) ;
|
||
|
|
; RD[4] ; Bidir ; (0) ;
|
||
|
|
; RD[5] ; Bidir ; (0) ;
|
||
|
|
; RD[6] ; Bidir ; (0) ;
|
||
|
|
; RD[7] ; Bidir ; (0) ;
|
||
|
|
+---------+----------+---------------+
|
||
|
|
|
||
|
|
|
||
|
|
+--------------------------------------------------------------------------------------------------------+
|
||
|
|
; Control Signals ;
|
||
|
|
+-------------+-------------+---------+---------------+--------+----------------------+------------------+
|
||
|
|
; Name ; Location ; Fan-Out ; Usage ; Global ; Global Resource Used ; Global Line Name ;
|
||
|
|
+-------------+-------------+---------+---------------+--------+----------------------+------------------+
|
||
|
|
; C14M ; PIN_12 ; 106 ; Clock ; yes ; Global Clock ; GCLK0 ;
|
||
|
|
; CS[0]~2 ; LC_X5_Y4_N1 ; 3 ; Clock enable ; no ; -- ; -- ;
|
||
|
|
; Equal9~0 ; LC_X7_Y4_N6 ; 14 ; Clock enable ; no ; -- ; -- ;
|
||
|
|
; Equal9~1 ; LC_X6_Y2_N6 ; 8 ; Clock enable ; no ; -- ; -- ;
|
||
|
|
; RA[4]~1 ; LC_X2_Y2_N0 ; 8 ; Clock enable ; no ; -- ; -- ;
|
||
|
|
; RDOE ; LC_X2_Y4_N6 ; 8 ; Output enable ; no ; -- ; -- ;
|
||
|
|
; RWBank[4]~1 ; LC_X5_Y4_N7 ; 13 ; Clock enable ; no ; -- ; -- ;
|
||
|
|
; RWMask[4]~2 ; LC_X5_Y2_N2 ; 8 ; Clock enable ; no ; -- ; -- ;
|
||
|
|
; S[2] ; LC_X6_Y2_N7 ; 19 ; Sync. clear ; no ; -- ; -- ;
|
||
|
|
; UFMD[8]~5 ; LC_X4_Y2_N6 ; 7 ; Clock enable ; no ; -- ; -- ;
|
||
|
|
+-------------+-------------+---------+---------------+--------+----------------------+------------------+
|
||
|
|
|
||
|
|
|
||
|
|
+---------------------------------------------------------------------+
|
||
|
|
; Global & Other Fast Signals ;
|
||
|
|
+------+----------+---------+----------------------+------------------+
|
||
|
|
; Name ; Location ; Fan-Out ; Global Resource Used ; Global Line Name ;
|
||
|
|
+------+----------+---------+----------------------+------------------+
|
||
|
|
; C14M ; PIN_12 ; 106 ; Global Clock ; GCLK0 ;
|
||
|
|
+------+----------+---------+----------------------+------------------+
|
||
|
|
|
||
|
|
|
||
|
|
+--------------------------------------------------------------------------------------------------------+
|
||
|
|
; Non-Global High Fan-Out Signals ;
|
||
|
|
+----------------------------------------------------------------------------------------------+---------+
|
||
|
|
; Name ; Fan-Out ;
|
||
|
|
+----------------------------------------------------------------------------------------------+---------+
|
||
|
|
; S[0] ; 33 ;
|
||
|
|
; S[1] ; 27 ;
|
||
|
|
; Equal9~4 ; 22 ;
|
||
|
|
; S[2] ; 19 ;
|
||
|
|
; S[3] ; 18 ;
|
||
|
|
; Equal9~0 ; 14 ;
|
||
|
|
; RWBank[4]~1 ; 13 ;
|
||
|
|
; Din[2] ; 11 ;
|
||
|
|
; Din[0] ; 11 ;
|
||
|
|
; Din[1] ; 10 ;
|
||
|
|
; CS[1] ; 10 ;
|
||
|
|
; Din[3] ; 9 ;
|
||
|
|
; CS[0] ; 9 ;
|
||
|
|
; Din[6] ; 8 ;
|
||
|
|
; RWMask[4]~2 ; 8 ;
|
||
|
|
; RDOE ; 8 ;
|
||
|
|
; SetRWBankFF ; 8 ;
|
||
|
|
; CS[2] ; 8 ;
|
||
|
|
; RWSel ; 8 ;
|
||
|
|
; RA[4]~1 ; 8 ;
|
||
|
|
; FS[4] ; 8 ;
|
||
|
|
; Equal9~1 ; 8 ;
|
||
|
|
; Din[7] ; 7 ;
|
||
|
|
; Din[4] ; 7 ;
|
||
|
|
; UFMD[8]~5 ; 7 ;
|
||
|
|
; always1~9 ; 7 ;
|
||
|
|
; Din[5] ; 6 ;
|
||
|
|
; UFMReqErase ; 6 ;
|
||
|
|
; UFMInitDone ; 6 ;
|
||
|
|
; FS[5] ; 6 ;
|
||
|
|
; always1~1 ; 5 ;
|
||
|
|
; FS[3] ; 5 ;
|
||
|
|
; FS[2]~25 ; 5 ;
|
||
|
|
; FS[0] ; 5 ;
|
||
|
|
; FS[7]~19 ; 5 ;
|
||
|
|
; FS[15] ; 5 ;
|
||
|
|
; FS[14] ; 5 ;
|
||
|
|
; FS[13] ; 5 ;
|
||
|
|
; PHI1 ; 4 ;
|
||
|
|
; UFMD[13] ; 4 ;
|
||
|
|
; CmdTout[0] ; 4 ;
|
||
|
|
; UFMEraseEN ; 4 ;
|
||
|
|
; UFMPrgmEN ; 4 ;
|
||
|
|
; Equal4~0 ; 4 ;
|
||
|
|
; Equal9~3 ; 4 ;
|
||
|
|
; DRCLK~0 ; 4 ;
|
||
|
|
; UFM:UFM_inst|UFM_altufm_none_a7r:UFM_altufm_none_a7r_component|wire_maxii_ufm_block1_drdout ; 4 ;
|
||
|
|
; S[3]~9 ; 3 ;
|
||
|
|
; UFMD[11] ; 3 ;
|
||
|
|
; UFMD[9] ; 3 ;
|
||
|
|
; UFMD[10] ; 3 ;
|
||
|
|
; always1~6 ; 3 ;
|
||
|
|
; UFMD[12] ; 3 ;
|
||
|
|
; UFMD[8] ; 3 ;
|
||
|
|
; CS[0]~2 ; 3 ;
|
||
|
|
; CmdTout[1] ; 3 ;
|
||
|
|
; CS~0 ; 3 ;
|
||
|
|
; RWMaskSet~0 ; 3 ;
|
||
|
|
; always2~1 ; 3 ;
|
||
|
|
; S~4 ; 3 ;
|
||
|
|
; Ready ; 3 ;
|
||
|
|
; S[3]~2 ; 3 ;
|
||
|
|
; always1~2 ; 3 ;
|
||
|
|
; UFMD[8]~4 ; 3 ;
|
||
|
|
; always1~0 ; 3 ;
|
||
|
|
; Equal10~4 ; 3 ;
|
||
|
|
; FS[2] ; 3 ;
|
||
|
|
; FS[1] ; 3 ;
|
||
|
|
; always2~0 ; 3 ;
|
||
|
|
; Ready~0 ; 3 ;
|
||
|
|
; FS[6] ; 3 ;
|
||
|
|
; Equal10~1 ; 3 ;
|
||
|
|
; FS[12]~1 ; 3 ;
|
||
|
|
; RD[7]~7 ; 2 ;
|
||
|
|
; RD[6]~6 ; 2 ;
|
||
|
|
; RD[5]~5 ; 2 ;
|
||
|
|
; RD[4]~4 ; 2 ;
|
||
|
|
; RD[3]~3 ; 2 ;
|
||
|
|
; RD[2]~2 ; 2 ;
|
||
|
|
; RD[1]~1 ; 2 ;
|
||
|
|
; RD[0]~0 ; 2 ;
|
||
|
|
; nWE80 ; 2 ;
|
||
|
|
; nEN80 ; 2 ;
|
||
|
|
; nWE ; 2 ;
|
||
|
|
; UFMD[14] ; 2 ;
|
||
|
|
; UFMEraseEN~0 ; 2 ;
|
||
|
|
; RWMask[4]~0 ; 2 ;
|
||
|
|
; UFMInitDone~0 ; 2 ;
|
||
|
|
; CmdTout[2] ; 2 ;
|
||
|
|
; Equal39~1 ; 2 ;
|
||
|
|
; RWMaskSet~1 ; 2 ;
|
||
|
|
; S~3 ; 2 ;
|
||
|
|
; UFMBusyReg ; 2 ;
|
||
|
|
; always1~3 ; 2 ;
|
||
|
|
; RWBank[6] ; 2 ;
|
||
|
|
; Equal9~2 ; 2 ;
|
||
|
|
; DQML~0 ; 2 ;
|
||
|
|
; nCS~3 ; 2 ;
|
||
|
|
; nCS~2 ; 2 ;
|
||
|
|
; nCS~1 ; 2 ;
|
||
|
|
; nCS~0 ; 2 ;
|
||
|
|
; Equal12~0 ; 2 ;
|
||
|
|
; FS[7] ; 2 ;
|
||
|
|
; CKE~1 ; 2 ;
|
||
|
|
; Equal10~2 ; 2 ;
|
||
|
|
; FS[11] ; 2 ;
|
||
|
|
; FS[10] ; 2 ;
|
||
|
|
; FS[9] ; 2 ;
|
||
|
|
; FS[8] ; 2 ;
|
||
|
|
; FS[12] ; 2 ;
|
||
|
|
; UFMErase ; 2 ;
|
||
|
|
; UFMProgram ; 2 ;
|
||
|
|
; DRDIn ; 2 ;
|
||
|
|
; RA[3]~reg0 ; 2 ;
|
||
|
|
; RA[0]~reg0 ; 2 ;
|
||
|
|
; UFMProgram~_wirecell ; 1 ;
|
||
|
|
; UFMErase~_wirecell ; 1 ;
|
||
|
|
; nC07X ; 1 ;
|
||
|
|
; Ain[7] ; 1 ;
|
||
|
|
; Ain[6] ; 1 ;
|
||
|
|
; Ain[5] ; 1 ;
|
||
|
|
; Ain[4] ; 1 ;
|
||
|
|
; Ain[3] ; 1 ;
|
||
|
|
; Ain[2] ; 1 ;
|
||
|
|
; Ain[1] ; 1 ;
|
||
|
|
; Ain[0] ; 1 ;
|
||
|
|
; ~GND ; 1 ;
|
||
|
|
; RWMaskSet ; 1 ;
|
||
|
|
; always1~8 ; 1 ;
|
||
|
|
; always1~7 ; 1 ;
|
||
|
|
; Ready~1 ; 1 ;
|
||
|
|
; UFMReqErase~3 ; 1 ;
|
||
|
|
; UFMReqErase~2 ; 1 ;
|
||
|
|
; UFMReqErase~1 ; 1 ;
|
||
|
|
; UFMReqErase~0 ; 1 ;
|
||
|
|
; always1~5 ; 1 ;
|
||
|
|
; always1~4 ; 1 ;
|
||
|
|
; Add3~0 ; 1 ;
|
||
|
|
; always2~12 ; 1 ;
|
||
|
|
; Equal39~0 ; 1 ;
|
||
|
|
; always2~11 ; 1 ;
|
||
|
|
; always2~10 ; 1 ;
|
||
|
|
; always2~9 ; 1 ;
|
||
|
|
; always2~8 ; 1 ;
|
||
|
|
; always2~7 ; 1 ;
|
||
|
|
; always2~6 ; 1 ;
|
||
|
|
; always2~5 ; 1 ;
|
||
|
|
; always2~4 ; 1 ;
|
||
|
|
; always2~3 ; 1 ;
|
||
|
|
; always2~2 ; 1 ;
|
||
|
|
; Equal27~1 ; 1 ;
|
||
|
|
; UFMBitbang~0 ; 1 ;
|
||
|
|
; RWSel~0 ; 1 ;
|
||
|
|
; RWMask[6] ; 1 ;
|
||
|
|
; RWMask[3] ; 1 ;
|
||
|
|
; RWMask[2] ; 1 ;
|
||
|
|
; RWMask[1] ; 1 ;
|
||
|
|
; RWMask[0] ; 1 ;
|
||
|
|
; RWMask[7] ; 1 ;
|
||
|
|
; RWMask[5] ; 1 ;
|
||
|
|
; RWMask[4] ; 1 ;
|
||
|
|
; Add1~0 ; 1 ;
|
||
|
|
; PHI1reg ; 1 ;
|
||
|
|
; UFMErase~0 ; 1 ;
|
||
|
|
; RTPBusyReg ; 1 ;
|
||
|
|
; UFMProgram~0 ; 1 ;
|
||
|
|
; DRCLK~2 ; 1 ;
|
||
|
|
; DRCLK~1 ; 1 ;
|
||
|
|
; DRCLKPulse ; 1 ;
|
||
|
|
; Equal27~0 ; 1 ;
|
||
|
|
; UFMBitbang ; 1 ;
|
||
|
|
; RWBank[3] ; 1 ;
|
||
|
|
; RA~11 ; 1 ;
|
||
|
|
; RWBank[2] ; 1 ;
|
||
|
|
; RWBank[1] ; 1 ;
|
||
|
|
; RWBank[0] ; 1 ;
|
||
|
|
; RWBank[7] ; 1 ;
|
||
|
|
; RWBank[5] ; 1 ;
|
||
|
|
; RWBank[4] ; 1 ;
|
||
|
|
; nRWE~1 ; 1 ;
|
||
|
|
; nRWE~0 ; 1 ;
|
||
|
|
; nCAS~1 ; 1 ;
|
||
|
|
; nCAS~0 ; 1 ;
|
||
|
|
; FS[5]~29COUT1_50 ; 1 ;
|
||
|
|
; FS[5]~29 ; 1 ;
|
||
|
|
; FS[3]~27COUT1_46 ; 1 ;
|
||
|
|
; FS[3]~27 ; 1 ;
|
||
|
|
; FS[1]~23COUT1_44 ; 1 ;
|
||
|
|
; FS[1]~23 ; 1 ;
|
||
|
|
; FS[4]~21COUT1_48 ; 1 ;
|
||
|
|
; FS[4]~21 ; 1 ;
|
||
|
|
; FS[6]~17COUT1_52 ; 1 ;
|
||
|
|
; FS[6]~17 ; 1 ;
|
||
|
|
; Equal10~3 ; 1 ;
|
||
|
|
; CKE~0 ; 1 ;
|
||
|
|
; FS[14]~13COUT1_64 ; 1 ;
|
||
|
|
; FS[14]~13 ; 1 ;
|
||
|
|
; FS[13]~11COUT1_62 ; 1 ;
|
||
|
|
; FS[13]~11 ; 1 ;
|
||
|
|
; FS[11]~9COUT1_60 ; 1 ;
|
||
|
|
; FS[11]~9 ; 1 ;
|
||
|
|
; FS[10]~7COUT1_58 ; 1 ;
|
||
|
|
; FS[10]~7 ; 1 ;
|
||
|
|
; Equal10~0 ; 1 ;
|
||
|
|
; FS[9]~5COUT1_56 ; 1 ;
|
||
|
|
; FS[9]~5 ; 1 ;
|
||
|
|
; FS[8]~3COUT1_54 ; 1 ;
|
||
|
|
; FS[8]~3 ; 1 ;
|
||
|
|
; ARShift ; 1 ;
|
||
|
|
; ARCLK ; 1 ;
|
||
|
|
; DRShift ; 1 ;
|
||
|
|
; DRCLK ; 1 ;
|
||
|
|
; DQMH~reg0 ; 1 ;
|
||
|
|
; DQML~reg0 ; 1 ;
|
||
|
|
; RA[11]~reg0 ; 1 ;
|
||
|
|
; RA[10]~reg0 ; 1 ;
|
||
|
|
; RA[9]~reg0 ; 1 ;
|
||
|
|
; RA[8]~reg0 ; 1 ;
|
||
|
|
; RA[7]~reg0 ; 1 ;
|
||
|
|
; RA[6]~reg0 ; 1 ;
|
||
|
|
; RA[5]~reg0 ; 1 ;
|
||
|
|
; RA[4]~reg0 ; 1 ;
|
||
|
|
; RA[2]~reg0 ; 1 ;
|
||
|
|
; RA[1]~reg0 ; 1 ;
|
||
|
|
; BA[1]~reg0 ; 1 ;
|
||
|
|
; BA[0]~reg0 ; 1 ;
|
||
|
|
; nRWE~reg0 ; 1 ;
|
||
|
|
; nCAS~reg0 ; 1 ;
|
||
|
|
; nRAS~reg0 ; 1 ;
|
||
|
|
; nCS~reg0 ; 1 ;
|
||
|
|
; CKE~reg0 ; 1 ;
|
||
|
|
; Vout[7]~reg0 ; 1 ;
|
||
|
|
; Vout[6]~reg0 ; 1 ;
|
||
|
|
; Vout[5]~reg0 ; 1 ;
|
||
|
|
; Vout[4]~reg0 ; 1 ;
|
||
|
|
; Vout[3]~reg0 ; 1 ;
|
||
|
|
; Vout[2]~reg0 ; 1 ;
|
||
|
|
; Vout[1]~reg0 ; 1 ;
|
||
|
|
; Vout[0]~reg0 ; 1 ;
|
||
|
|
; comb~0 ; 1 ;
|
||
|
|
; Dout[7]~reg0 ; 1 ;
|
||
|
|
; Dout[6]~reg0 ; 1 ;
|
||
|
|
; Dout[5]~reg0 ; 1 ;
|
||
|
|
; Dout[4]~reg0 ; 1 ;
|
||
|
|
; Dout[3]~reg0 ; 1 ;
|
||
|
|
; Dout[2]~reg0 ; 1 ;
|
||
|
|
; Dout[1]~reg0 ; 1 ;
|
||
|
|
; Dout[0]~reg0 ; 1 ;
|
||
|
|
; UFM:UFM_inst|UFM_altufm_none_a7r:UFM_altufm_none_a7r_component|wire_maxii_ufm_block1_bgpbusy ; 1 ;
|
||
|
|
; UFM:UFM_inst|UFM_altufm_none_a7r:UFM_altufm_none_a7r_component|wire_maxii_ufm_block1_busy ; 1 ;
|
||
|
|
+----------------------------------------------------------------------------------------------+---------+
|
||
|
|
|
||
|
|
|
||
|
|
+--------------------------------------------------+
|
||
|
|
; Other Routing Usage Summary ;
|
||
|
|
+-----------------------------+--------------------+
|
||
|
|
; Other Routing Resource Type ; Usage ;
|
||
|
|
+-----------------------------+--------------------+
|
||
|
|
; C4s ; 135 / 784 ( 17 % ) ;
|
||
|
|
; Direct links ; 50 / 888 ( 6 % ) ;
|
||
|
|
; Global clocks ; 1 / 4 ( 25 % ) ;
|
||
|
|
; LAB clocks ; 6 / 32 ( 19 % ) ;
|
||
|
|
; LUT chains ; 13 / 216 ( 6 % ) ;
|
||
|
|
; Local interconnects ; 270 / 888 ( 30 % ) ;
|
||
|
|
; R4s ; 120 / 704 ( 17 % ) ;
|
||
|
|
+-----------------------------+--------------------+
|
||
|
|
|
||
|
|
|
||
|
|
+---------------------------------------------------------------------------+
|
||
|
|
; LAB Logic Elements ;
|
||
|
|
+--------------------------------------------+------------------------------+
|
||
|
|
; Number of Logic Elements (Average = 8.00) ; Number of LABs (Total = 23) ;
|
||
|
|
+--------------------------------------------+------------------------------+
|
||
|
|
; 1 ; 2 ;
|
||
|
|
; 2 ; 1 ;
|
||
|
|
; 3 ; 1 ;
|
||
|
|
; 4 ; 0 ;
|
||
|
|
; 5 ; 1 ;
|
||
|
|
; 6 ; 0 ;
|
||
|
|
; 7 ; 1 ;
|
||
|
|
; 8 ; 1 ;
|
||
|
|
; 9 ; 3 ;
|
||
|
|
; 10 ; 13 ;
|
||
|
|
+--------------------------------------------+------------------------------+
|
||
|
|
|
||
|
|
|
||
|
|
+-------------------------------------------------------------------+
|
||
|
|
; LAB-wide Signals ;
|
||
|
|
+------------------------------------+------------------------------+
|
||
|
|
; LAB-wide Signals (Average = 1.39) ; Number of LABs (Total = 23) ;
|
||
|
|
+------------------------------------+------------------------------+
|
||
|
|
; 1 Clock ; 20 ;
|
||
|
|
; 1 Clock enable ; 11 ;
|
||
|
|
; 2 Clock enables ; 1 ;
|
||
|
|
+------------------------------------+------------------------------+
|
||
|
|
|
||
|
|
|
||
|
|
+----------------------------------------------------------------------------+
|
||
|
|
; LAB Signals Sourced ;
|
||
|
|
+---------------------------------------------+------------------------------+
|
||
|
|
; Number of Signals Sourced (Average = 8.39) ; Number of LABs (Total = 23) ;
|
||
|
|
+---------------------------------------------+------------------------------+
|
||
|
|
; 0 ; 0 ;
|
||
|
|
; 1 ; 2 ;
|
||
|
|
; 2 ; 1 ;
|
||
|
|
; 3 ; 1 ;
|
||
|
|
; 4 ; 0 ;
|
||
|
|
; 5 ; 1 ;
|
||
|
|
; 6 ; 0 ;
|
||
|
|
; 7 ; 1 ;
|
||
|
|
; 8 ; 1 ;
|
||
|
|
; 9 ; 3 ;
|
||
|
|
; 10 ; 10 ;
|
||
|
|
; 11 ; 1 ;
|
||
|
|
; 12 ; 1 ;
|
||
|
|
; 13 ; 0 ;
|
||
|
|
; 14 ; 0 ;
|
||
|
|
; 15 ; 0 ;
|
||
|
|
; 16 ; 1 ;
|
||
|
|
+---------------------------------------------+------------------------------+
|
||
|
|
|
||
|
|
|
||
|
|
+--------------------------------------------------------------------------------+
|
||
|
|
; LAB Signals Sourced Out ;
|
||
|
|
+-------------------------------------------------+------------------------------+
|
||
|
|
; Number of Signals Sourced Out (Average = 6.17) ; Number of LABs (Total = 23) ;
|
||
|
|
+-------------------------------------------------+------------------------------+
|
||
|
|
; 0 ; 0 ;
|
||
|
|
; 1 ; 2 ;
|
||
|
|
; 2 ; 1 ;
|
||
|
|
; 3 ; 1 ;
|
||
|
|
; 4 ; 2 ;
|
||
|
|
; 5 ; 2 ;
|
||
|
|
; 6 ; 3 ;
|
||
|
|
; 7 ; 5 ;
|
||
|
|
; 8 ; 1 ;
|
||
|
|
; 9 ; 4 ;
|
||
|
|
; 10 ; 2 ;
|
||
|
|
+-------------------------------------------------+------------------------------+
|
||
|
|
|
||
|
|
|
||
|
|
+-----------------------------------------------------------------------------+
|
||
|
|
; LAB Distinct Inputs ;
|
||
|
|
+----------------------------------------------+------------------------------+
|
||
|
|
; Number of Distinct Inputs (Average = 10.57) ; Number of LABs (Total = 23) ;
|
||
|
|
+----------------------------------------------+------------------------------+
|
||
|
|
; 0 ; 0 ;
|
||
|
|
; 1 ; 0 ;
|
||
|
|
; 2 ; 3 ;
|
||
|
|
; 3 ; 1 ;
|
||
|
|
; 4 ; 0 ;
|
||
|
|
; 5 ; 2 ;
|
||
|
|
; 6 ; 0 ;
|
||
|
|
; 7 ; 1 ;
|
||
|
|
; 8 ; 1 ;
|
||
|
|
; 9 ; 3 ;
|
||
|
|
; 10 ; 0 ;
|
||
|
|
; 11 ; 2 ;
|
||
|
|
; 12 ; 3 ;
|
||
|
|
; 13 ; 0 ;
|
||
|
|
; 14 ; 1 ;
|
||
|
|
; 15 ; 1 ;
|
||
|
|
; 16 ; 1 ;
|
||
|
|
; 17 ; 0 ;
|
||
|
|
; 18 ; 0 ;
|
||
|
|
; 19 ; 2 ;
|
||
|
|
; 20 ; 1 ;
|
||
|
|
; 21 ; 1 ;
|
||
|
|
+----------------------------------------------+------------------------------+
|
||
|
|
|
||
|
|
|
||
|
|
+-------------------------------------------------------------------------+
|
||
|
|
; Fitter Device Options ;
|
||
|
|
+----------------------------------------------+--------------------------+
|
||
|
|
; Option ; Setting ;
|
||
|
|
+----------------------------------------------+--------------------------+
|
||
|
|
; Enable user-supplied start-up clock (CLKUSR) ; Off ;
|
||
|
|
; Enable device-wide reset (DEV_CLRn) ; Off ;
|
||
|
|
; Enable device-wide output enable (DEV_OE) ; Off ;
|
||
|
|
; Enable INIT_DONE output ; Off ;
|
||
|
|
; Configuration scheme ; Passive Serial ;
|
||
|
|
; Reserve all unused pins ; As output driving ground ;
|
||
|
|
; Base pin-out file on sameframe device ; Off ;
|
||
|
|
+----------------------------------------------+--------------------------+
|
||
|
|
|
||
|
|
|
||
|
|
+-----------------+
|
||
|
|
; Fitter Messages ;
|
||
|
|
+-----------------+
|
||
|
|
Warning (20028): Parallel compilation is not licensed and has been disabled
|
||
|
|
Info (119006): Selected device EPM240T100C5 for design "RAM2E"
|
||
|
|
Info (21077): Low junction temperature is 0 degrees C
|
||
|
|
Info (21077): High junction temperature is 85 degrees C
|
||
|
|
Info (171004): Fitter is performing a Standard Fit compilation using maximum Fitter effort to optimize design performance
|
||
|
|
Warning (292013): Feature LogicLock is only available with a valid subscription license. You can purchase a software subscription to gain full access to this feature.
|
||
|
|
Info (176444): Device migration not selected. If you intend to use device migration later, you may need to change the pin assignments as they may be incompatible with other devices
|
||
|
|
Info (176445): Device EPM240T100I5 is compatible
|
||
|
|
Info (176445): Device EPM240T100A5 is compatible
|
||
|
|
Info (176445): Device EPM570T100C5 is compatible
|
||
|
|
Info (176445): Device EPM570T100I5 is compatible
|
||
|
|
Info (176445): Device EPM570T100A5 is compatible
|
||
|
|
Info (332104): Reading SDC File: 'constraints.sdc'
|
||
|
|
Warning (332060): Node: DRCLK was determined to be a clock but was found without an associated clock assignment.
|
||
|
|
Warning (332060): Node: ARCLK was determined to be a clock but was found without an associated clock assignment.
|
||
|
|
Info (332129): Detected timing requirements -- optimizing circuit to achieve only the specified requirements
|
||
|
|
Info (332111): Found 1 clocks
|
||
|
|
Info (332111): Period Clock Name
|
||
|
|
Info (332111): ======== ============
|
||
|
|
Info (332111): 69.841 C14M
|
||
|
|
Info (186079): Completed User Assigned Global Signals Promotion Operation
|
||
|
|
Info (186215): Automatically promoted signal "C14M" to use Global clock in PIN 12
|
||
|
|
Info (186079): Completed Auto Global Promotion Operation
|
||
|
|
Info (176234): Starting register packing
|
||
|
|
Info (186391): Fitter is using Normal packing mode for logic elements with Auto setting for Auto Packed Registers logic option
|
||
|
|
Info (186468): Started processing fast register assignments
|
||
|
|
Info (186469): Finished processing fast register assignments
|
||
|
|
Info (176235): Finished register packing
|
||
|
|
Info (171121): Fitter preparation operations ending: elapsed time is 00:00:00
|
||
|
|
Info (170189): Fitter placement preparation operations beginning
|
||
|
|
Info (170190): Fitter placement preparation operations ending: elapsed time is 00:00:00
|
||
|
|
Info (170191): Fitter placement operations beginning
|
||
|
|
Info (170137): Fitter placement was successful
|
||
|
|
Info (170192): Fitter placement operations ending: elapsed time is 00:00:00
|
||
|
|
Info (170193): Fitter routing operations beginning
|
||
|
|
Info (170089): 4e+01 ns of routing delay (approximately 2.7% of available device routing delay) has been added to meet hold timing. For more information, refer to the Estimated Delay Added for Hold Timing section in the Fitter report.
|
||
|
|
Info (170195): Router estimated average interconnect usage is 19% of the available device resources
|
||
|
|
Info (170196): Router estimated peak interconnect usage is 19% of the available device resources in the region that extends from location X0_Y0 to location X8_Y5
|
||
|
|
Info (170194): Fitter routing operations ending: elapsed time is 00:00:00
|
||
|
|
Info (11888): Total time spent on timing analysis during the Fitter is 0.14 seconds.
|
||
|
|
Info (11218): Fitter post-fit operations ending: elapsed time is 00:00:00
|
||
|
|
Warning (169174): The Reserve All Unused Pins setting has not been specified, and will default to 'As output driving ground'.
|
||
|
|
Info (144001): Generated suppressed messages file C:/Users/Zane/Documents/GitHub/RAM2E/cpld/output_files/RAM2E.fit.smsg
|
||
|
|
Info: Quartus II 64-Bit Fitter was successful. 0 errors, 5 warnings
|
||
|
|
Info: Peak virtual memory: 4772 megabytes
|
||
|
|
Info: Processing ended: Tue Jun 02 17:01:04 2020
|
||
|
|
Info: Elapsed time: 00:00:02
|
||
|
|
Info: Total CPU time (on all processors): 00:00:01
|
||
|
|
|
||
|
|
|
||
|
|
+----------------------------+
|
||
|
|
; Fitter Suppressed Messages ;
|
||
|
|
+----------------------------+
|
||
|
|
The suppressed messages can be found in C:/Users/Zane/Documents/GitHub/RAM2E/cpld/output_files/RAM2E.fit.smsg.
|
||
|
|
|
||
|
|
|