Fitter report for RAM2E Wed Feb 07 19:21:16 2024 Quartus Prime Version 19.1.0 Build 670 09/22/2019 SJ Lite Edition --------------------- ; Table of Contents ; --------------------- 1. Legal Notice 2. Fitter Summary 3. Fitter Settings 4. Parallel Compilation 5. Pin-Out File 6. Fitter Resource Usage Summary 7. Input Pins 8. Output Pins 9. Bidir Pins 10. I/O Bank Usage 11. All Package Pins 12. Output Pin Default Load For Reported TCO 13. Fitter Resource Utilization by Entity 14. Delay Chain Summary 15. Control Signals 16. Global & Other Fast Signals 17. Routing Usage Summary 18. LAB Logic Elements 19. LAB-wide Signals 20. LAB Signals Sourced 21. LAB Signals Sourced Out 22. LAB Distinct Inputs 23. Fitter Device Options 24. Fitter Messages 25. Fitter Suppressed Messages ---------------- ; Legal Notice ; ---------------- Copyright (C) 2019 Intel Corporation. All rights reserved. Your use of Intel Corporation's design tools, logic functions and other software and tools, and any partner logic functions, and any output files from any of the foregoing (including device programming or simulation files), and any associated documentation or information are expressly subject to the terms and conditions of the Intel Program License Subscription Agreement, the Intel Quartus Prime License Agreement, the Intel FPGA IP License Agreement, or other applicable license agreement, including, without limitation, that your use is for the sole purpose of programming logic devices manufactured by Intel and sold by Intel or its authorized distributors. Please refer to the applicable agreement for further details, at https://fpgasoftware.intel.com/eula. +---------------------------------------------------------------------+ ; Fitter Summary ; +-----------------------+---------------------------------------------+ ; Fitter Status ; Successful - Wed Feb 07 19:21:16 2024 ; ; Quartus Prime Version ; 19.1.0 Build 670 09/22/2019 SJ Lite Edition ; ; Revision Name ; RAM2E ; ; Top-level Entity Name ; RAM2E ; ; Family ; MAX V ; ; Device ; 5M240ZT100C5 ; ; Timing Models ; Final ; ; Total logic elements ; 238 / 240 ( 99 % ) ; ; Total pins ; 70 / 79 ( 89 % ) ; ; Total virtual pins ; 0 ; ; UFM blocks ; 1 / 1 ( 100 % ) ; +-----------------------+---------------------------------------------+ +--------------------------------------------------------------------------------------------------------------------------------------+ ; Fitter Settings ; +--------------------------------------------------------------------+--------------------------------+--------------------------------+ ; Option ; Setting ; Default Value ; +--------------------------------------------------------------------+--------------------------------+--------------------------------+ ; Device ; 5M240ZT100C5 ; ; ; Maximum processors allowed for parallel compilation ; 4 ; ; ; Minimum Core Junction Temperature ; 0 ; ; ; Maximum Core Junction Temperature ; 85 ; ; ; Fit Attempts to Skip ; 0 ; 0.0 ; ; Use smart compilation ; Off ; Off ; ; Enable parallel Assembler and Timing Analyzer during compilation ; On ; On ; ; Enable compact report table ; Off ; Off ; ; Router Timing Optimization Level ; Normal ; Normal ; ; Placement Effort Multiplier ; 1.0 ; 1.0 ; ; Router Effort Multiplier ; 1.0 ; 1.0 ; ; Always Enable Input Buffers ; Off ; Off ; ; Optimize Hold Timing ; IO Paths and Minimum TPD Paths ; IO Paths and Minimum TPD Paths ; ; Optimize Multi-Corner Timing ; Off ; Off ; ; Guarantee I/O Paths Have Zero Hold Time at Fast Corner ; On ; On ; ; Power Optimization During Fitting ; Normal compilation ; Normal compilation ; ; Optimize Timing ; Normal compilation ; Normal compilation ; ; Optimize Timing for ECOs ; Off ; Off ; ; Regenerate Full Fit Report During ECO Compiles ; Off ; Off ; ; Optimize IOC Register Placement for Timing ; Normal ; Normal ; ; Limit to One Fitting Attempt ; Off ; Off ; ; Final Placement Optimizations ; Automatically ; Automatically ; ; Fitter Aggressive Routability Optimizations ; Automatically ; Automatically ; ; Fitter Initial Placement Seed ; 1 ; 1 ; ; Periphery to Core Placement and Routing Optimization ; Off ; Off ; ; Slow Slew Rate ; Off ; Off ; ; PCI I/O ; Off ; Off ; ; Weak Pull-Up Resistor ; Off ; Off ; ; Enable Bus-Hold Circuitry ; Off ; Off ; ; Auto Delay Chains ; On ; On ; ; Auto Delay Chains for High Fanout Input Pins ; Off ; Off ; ; Perform Physical Synthesis for Combinational Logic for Performance ; Off ; Off ; ; Perform Register Duplication for Performance ; Off ; Off ; ; Perform Register Retiming for Performance ; Off ; Off ; ; Perform Asynchronous Signal Pipelining ; Off ; Off ; ; Fitter Effort ; Auto Fit ; Auto Fit ; ; Physical Synthesis Effort Level ; Normal ; Normal ; ; Logic Cell Insertion - Logic Duplication ; Auto ; Auto ; ; Auto Register Duplication ; Auto ; Auto ; ; Auto Global Clock ; On ; On ; ; Auto Global Register Control Signals ; On ; On ; ; Force Fitter to Avoid Periphery Placement Warnings ; Off ; Off ; +--------------------------------------------------------------------+--------------------------------+--------------------------------+ +------------------------------------------+ ; Parallel Compilation ; +----------------------------+-------------+ ; Processors ; Number ; +----------------------------+-------------+ ; Number detected on machine ; 4 ; ; Maximum allowed ; 4 ; ; ; ; ; Average used ; 1.02 ; ; Maximum used ; 4 ; ; ; ; ; Usage by Processor ; % Time Used ; ; Processor 1 ; 100.0% ; ; Processor 2 ; 0.9% ; ; Processors 3-4 ; 0.6% ; +----------------------------+-------------+ +--------------+ ; Pin-Out File ; +--------------+ The pin-out file can be found in /Repos/RAM2E/CPLD/MAXV/output_files/RAM2E.pin. +---------------------------------------------------------------------+ ; Fitter Resource Usage Summary ; +---------------------------------------------+-----------------------+ ; Resource ; Usage ; +---------------------------------------------+-----------------------+ ; Total logic elements ; 238 / 240 ( 99 % ) ; ; -- Combinational with no register ; 112 ; ; -- Register only ; 19 ; ; -- Combinational with a register ; 107 ; ; ; ; ; Logic element usage by number of LUT inputs ; ; ; -- 4 input functions ; 116 ; ; -- 3 input functions ; 53 ; ; -- 2 input functions ; 46 ; ; -- 1 input functions ; 3 ; ; -- 0 input functions ; 1 ; ; ; ; ; Logic elements by mode ; ; ; -- normal mode ; 224 ; ; -- arithmetic mode ; 14 ; ; -- qfbk mode ; 14 ; ; -- register cascade mode ; 0 ; ; -- synchronous clear/load mode ; 24 ; ; -- asynchronous clear/load mode ; 0 ; ; ; ; ; Total registers ; 126 / 240 ( 53 % ) ; ; Total LABs ; 24 / 24 ( 100 % ) ; ; Logic elements in carry chains ; 15 ; ; Virtual pins ; 0 ; ; I/O pins ; 70 / 79 ( 89 % ) ; ; -- Clock pins ; 3 / 4 ( 75 % ) ; ; ; ; ; UFM blocks ; 1 / 1 ( 100 % ) ; ; ; ; ; -- Total Fixed Point DSP Blocks ; 0 ; ; -- Total Floating Point DSP Blocks ; 0 ; ; ; ; ; Global signals ; 2 ; ; -- Global clocks ; 2 / 4 ( 50 % ) ; ; JTAGs ; 0 / 1 ( 0 % ) ; ; Average interconnect usage (total/H/V) ; 26.9% / 26.8% / 27.1% ; ; Peak interconnect usage (total/H/V) ; 26.9% / 26.8% / 27.1% ; ; Maximum fan-out ; 122 ; ; Highest non-global fan-out ; 34 ; ; Total fan-out ; 992 ; ; Average fan-out ; 3.21 ; +---------------------------------------------+-----------------------+ +--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Input Pins ; +--------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+-----------------+----------+--------------+--------------+----------------------+----------------+ ; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Combinational Fan-Out ; Registered Fan-Out ; Global ; PCI I/O Enabled ; Bus Hold ; Weak Pull Up ; I/O Standard ; Location assigned by ; Slow Slew Rate ; +--------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+-----------------+----------+--------------+--------------+----------------------+----------------+ ; Ain[0] ; 56 ; 2 ; 8 ; 1 ; 0 ; 2 ; 0 ; no ; no ; no ; Off ; 3.3-V LVCMOS ; User ; no ; ; Ain[1] ; 54 ; 2 ; 8 ; 1 ; 2 ; 2 ; 0 ; no ; no ; no ; Off ; 3.3-V LVCMOS ; User ; no ; ; Ain[2] ; 43 ; 1 ; 6 ; 0 ; 3 ; 2 ; 0 ; no ; no ; no ; Off ; 3.3-V LVCMOS ; User ; no ; ; Ain[3] ; 47 ; 1 ; 6 ; 0 ; 1 ; 2 ; 0 ; no ; no ; no ; Off ; 3.3-V LVCMOS ; User ; no ; ; Ain[4] ; 44 ; 1 ; 6 ; 0 ; 2 ; 2 ; 0 ; no ; no ; no ; Off ; 3.3-V LVCMOS ; User ; no ; ; Ain[5] ; 34 ; 1 ; 3 ; 0 ; 1 ; 2 ; 0 ; no ; no ; no ; Off ; 3.3-V LVCMOS ; User ; no ; ; Ain[6] ; 39 ; 1 ; 5 ; 0 ; 3 ; 2 ; 0 ; no ; no ; no ; Off ; 3.3-V LVCMOS ; User ; no ; ; Ain[7] ; 53 ; 2 ; 8 ; 1 ; 3 ; 2 ; 0 ; no ; no ; no ; Off ; 3.3-V LVCMOS ; User ; no ; ; C14M ; 12 ; 1 ; 1 ; 3 ; 3 ; 122 ; 0 ; yes ; no ; no ; Off ; 3.3-V LVCMOS ; User ; no ; ; Din[0] ; 38 ; 1 ; 4 ; 0 ; 0 ; 15 ; 0 ; no ; no ; no ; Off ; 3.3-V LVCMOS ; User ; no ; ; Din[1] ; 40 ; 1 ; 5 ; 0 ; 2 ; 11 ; 0 ; no ; no ; no ; Off ; 3.3-V LVCMOS ; User ; no ; ; Din[2] ; 42 ; 1 ; 5 ; 0 ; 0 ; 13 ; 0 ; no ; no ; no ; Off ; 3.3-V LVCMOS ; User ; no ; ; Din[3] ; 41 ; 1 ; 5 ; 0 ; 1 ; 13 ; 0 ; no ; no ; no ; Off ; 3.3-V LVCMOS ; User ; no ; ; Din[4] ; 48 ; 1 ; 6 ; 0 ; 0 ; 10 ; 0 ; no ; no ; no ; Off ; 3.3-V LVCMOS ; User ; no ; ; Din[5] ; 49 ; 1 ; 7 ; 0 ; 2 ; 9 ; 0 ; no ; no ; no ; Off ; 3.3-V LVCMOS ; User ; no ; ; Din[6] ; 36 ; 1 ; 4 ; 0 ; 2 ; 8 ; 0 ; no ; no ; no ; Off ; 3.3-V LVCMOS ; User ; no ; ; Din[7] ; 35 ; 1 ; 3 ; 0 ; 0 ; 10 ; 0 ; no ; no ; no ; Off ; 3.3-V LVCMOS ; User ; no ; ; PHI1 ; 37 ; 1 ; 4 ; 0 ; 1 ; 5 ; 0 ; yes ; no ; no ; Off ; 3.3-V LVCMOS ; User ; no ; ; nC07X ; 52 ; 2 ; 8 ; 1 ; 4 ; 1 ; 0 ; no ; no ; no ; Off ; 3.3-V LVCMOS ; User ; no ; ; nEN80 ; 28 ; 1 ; 2 ; 0 ; 1 ; 10 ; 0 ; no ; no ; no ; Off ; 3.3-V LVCMOS ; User ; no ; ; nWE ; 51 ; 1 ; 7 ; 0 ; 0 ; 9 ; 0 ; no ; no ; no ; Off ; 3.3-V LVCMOS ; User ; no ; ; nWE80 ; 33 ; 1 ; 3 ; 0 ; 2 ; 0 ; 0 ; no ; no ; no ; Off ; 3.3-V LVCMOS ; User ; no ; +--------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+-----------------+----------+--------------+--------------+----------------------+----------------+ +-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Output Pins ; +-----------+-------+----------+--------------+--------------+-------------+-----------------+----------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+------------------------+----------------------+-------+----------------------+---------------------+ ; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Output Register ; Slow Slew Rate ; PCI I/O Enabled ; Open Drain ; TRI Primitive ; Bus Hold ; Weak Pull Up ; I/O Standard ; Current Strength ; Fast Output Connection ; Location assigned by ; Load ; Output Enable Source ; Output Enable Group ; +-----------+-------+----------+--------------+--------------+-------------+-----------------+----------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+------------------------+----------------------+-------+----------------------+---------------------+ ; BA[0] ; 6 ; 1 ; 1 ; 3 ; 0 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; yes ; User ; 10 pF ; - ; - ; ; BA[1] ; 14 ; 1 ; 1 ; 2 ; 0 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; yes ; User ; 10 pF ; - ; - ; ; CKEout ; 4 ; 1 ; 1 ; 4 ; 2 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; yes ; User ; 10 pF ; - ; - ; ; DQMH ; 100 ; 2 ; 2 ; 5 ; 2 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; yes ; User ; 10 pF ; - ; - ; ; DQML ; 98 ; 2 ; 2 ; 5 ; 0 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; yes ; User ; 10 pF ; - ; - ; ; Dout[0] ; 77 ; 2 ; 7 ; 5 ; 2 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; - ; - ; ; Dout[1] ; 76 ; 2 ; 7 ; 5 ; 1 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; - ; - ; ; Dout[2] ; 74 ; 2 ; 8 ; 4 ; 0 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; - ; - ; ; Dout[3] ; 75 ; 2 ; 7 ; 5 ; 0 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; - ; - ; ; Dout[4] ; 73 ; 2 ; 8 ; 4 ; 1 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; - ; - ; ; Dout[5] ; 72 ; 2 ; 8 ; 4 ; 2 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; - ; - ; ; Dout[6] ; 84 ; 2 ; 6 ; 5 ; 3 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; - ; - ; ; Dout[7] ; 85 ; 2 ; 5 ; 5 ; 0 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; - ; - ; ; LED ; 88 ; 2 ; 5 ; 5 ; 3 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 16mA ; no ; User ; 10 pF ; - ; - ; ; RAout[0] ; 18 ; 1 ; 1 ; 1 ; 0 ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; - ; - ; ; RAout[10] ; 16 ; 1 ; 1 ; 2 ; 2 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; yes ; User ; 10 pF ; - ; - ; ; RAout[11] ; 7 ; 1 ; 1 ; 3 ; 1 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; yes ; User ; 10 pF ; - ; - ; ; RAout[1] ; 20 ; 1 ; 1 ; 1 ; 2 ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; - ; - ; ; RAout[2] ; 30 ; 1 ; 3 ; 0 ; 3 ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; - ; - ; ; RAout[3] ; 27 ; 1 ; 2 ; 0 ; 2 ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; - ; - ; ; RAout[4] ; 26 ; 1 ; 2 ; 0 ; 3 ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; - ; - ; ; RAout[5] ; 29 ; 1 ; 2 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; - ; - ; ; RAout[6] ; 21 ; 1 ; 1 ; 1 ; 3 ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; - ; - ; ; RAout[7] ; 19 ; 1 ; 1 ; 1 ; 1 ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; - ; - ; ; RAout[8] ; 17 ; 1 ; 1 ; 2 ; 3 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; yes ; User ; 10 pF ; - ; - ; ; RAout[9] ; 15 ; 1 ; 1 ; 2 ; 1 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; yes ; User ; 10 pF ; - ; - ; ; Vout[0] ; 70 ; 2 ; 8 ; 4 ; 4 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; yes ; User ; 10 pF ; - ; - ; ; Vout[1] ; 67 ; 2 ; 8 ; 3 ; 2 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; yes ; User ; 10 pF ; - ; - ; ; Vout[2] ; 69 ; 2 ; 8 ; 3 ; 0 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; - ; - ; ; Vout[3] ; 62 ; 2 ; 8 ; 2 ; 0 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; - ; - ; ; Vout[4] ; 71 ; 2 ; 8 ; 4 ; 3 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; yes ; User ; 10 pF ; - ; - ; ; Vout[5] ; 68 ; 2 ; 8 ; 3 ; 1 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; yes ; User ; 10 pF ; - ; - ; ; Vout[6] ; 58 ; 2 ; 8 ; 2 ; 2 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; yes ; User ; 10 pF ; - ; - ; ; Vout[7] ; 57 ; 2 ; 8 ; 2 ; 3 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; yes ; User ; 10 pF ; - ; - ; ; nCASout ; 3 ; 1 ; 1 ; 4 ; 1 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; - ; - ; ; nCSout ; 8 ; 1 ; 1 ; 3 ; 2 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; - ; - ; ; nDOE ; 55 ; 2 ; 8 ; 1 ; 1 ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; - ; - ; ; nRASout ; 5 ; 1 ; 1 ; 4 ; 3 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; yes ; User ; 10 pF ; - ; - ; ; nRWEout ; 2 ; 1 ; 1 ; 4 ; 0 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; yes ; User ; 10 pF ; - ; - ; ; nVOE ; 50 ; 1 ; 7 ; 0 ; 1 ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; - ; - ; +-----------+-------+----------+--------------+--------------+-------------+-----------------+----------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+------------------------+----------------------+-------+----------------------+---------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Bidir Pins ; +-------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+-----------------+----------------+-----------------+------------+----------+--------------+--------------+------------------+------------------------+----------------------+-------+----------------------+---------------------+ ; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Combinational Fan-Out ; Registered Fan-Out ; Global ; Output Register ; Slow Slew Rate ; PCI I/O Enabled ; Open Drain ; Bus Hold ; Weak Pull Up ; I/O Standard ; Current Strength ; Fast Output Connection ; Location assigned by ; Load ; Output Enable Source ; Output Enable Group ; +-------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+-----------------+----------------+-----------------+------------+----------+--------------+--------------+------------------+------------------------+----------------------+-------+----------------------+---------------------+ ; RD[0] ; 97 ; 2 ; 3 ; 5 ; 3 ; 2 ; 0 ; no ; no ; yes ; no ; no ; yes ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; RDOE ; - ; ; RD[1] ; 90 ; 2 ; 4 ; 5 ; 1 ; 2 ; 0 ; no ; no ; yes ; no ; no ; yes ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; RDOE ; - ; ; RD[2] ; 99 ; 2 ; 2 ; 5 ; 1 ; 2 ; 0 ; no ; no ; yes ; no ; no ; yes ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; RDOE ; - ; ; RD[3] ; 89 ; 2 ; 4 ; 5 ; 0 ; 2 ; 0 ; no ; no ; yes ; no ; no ; yes ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; RDOE ; - ; ; RD[4] ; 91 ; 2 ; 4 ; 5 ; 2 ; 2 ; 0 ; no ; no ; yes ; no ; no ; yes ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; RDOE ; - ; ; RD[5] ; 92 ; 2 ; 3 ; 5 ; 0 ; 2 ; 0 ; no ; no ; yes ; no ; no ; yes ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; RDOE ; - ; ; RD[6] ; 95 ; 2 ; 3 ; 5 ; 1 ; 2 ; 0 ; no ; no ; yes ; no ; no ; yes ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; RDOE ; - ; ; RD[7] ; 96 ; 2 ; 3 ; 5 ; 2 ; 2 ; 0 ; no ; no ; yes ; no ; no ; yes ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; RDOE ; - ; +-------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+-----------------+----------------+-----------------+------------+----------+--------------+--------------+------------------+------------------------+----------------------+-------+----------------------+---------------------+ +-------------------------------------------------------------+ ; I/O Bank Usage ; +----------+-------------------+---------------+--------------+ ; I/O Bank ; Usage ; VCCIO Voltage ; VREF Voltage ; +----------+-------------------+---------------+--------------+ ; 1 ; 38 / 38 ( 100 % ) ; 3.3V ; -- ; ; 2 ; 32 / 41 ( 78 % ) ; 3.3V ; -- ; +----------+-------------------+---------------+--------------+ +----------------------------------------------------------------------------------------------------------------------------------------------+ ; All Package Pins ; +----------+------------+----------+----------------+--------+--------------+---------+------------+-----------------+----------+--------------+ ; Location ; Pad Number ; I/O Bank ; Pin Name/Usage ; Dir. ; I/O Standard ; Voltage ; I/O Type ; User Assignment ; Bus Hold ; Weak Pull Up ; +----------+------------+----------+----------------+--------+--------------+---------+------------+-----------------+----------+--------------+ ; 1 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; 2 ; 0 ; 1 ; nRWEout ; output ; 3.3-V LVCMOS ; ; Row I/O ; Y ; no ; Off ; ; 3 ; 1 ; 1 ; nCASout ; output ; 3.3-V LVCMOS ; ; Row I/O ; Y ; no ; Off ; ; 4 ; 2 ; 1 ; CKEout ; output ; 3.3-V LVCMOS ; ; Row I/O ; Y ; no ; Off ; ; 5 ; 3 ; 1 ; nRASout ; output ; 3.3-V LVCMOS ; ; Row I/O ; Y ; no ; Off ; ; 6 ; 4 ; 1 ; BA[0] ; output ; 3.3-V LVCMOS ; ; Row I/O ; Y ; no ; Off ; ; 7 ; 5 ; 1 ; RAout[11] ; output ; 3.3-V LVCMOS ; ; Row I/O ; Y ; no ; Off ; ; 8 ; 6 ; 1 ; nCSout ; output ; 3.3-V LVCMOS ; ; Row I/O ; Y ; no ; Off ; ; 9 ; ; 1 ; VCCIO1 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; 10 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; 11 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; 12 ; 7 ; 1 ; C14M ; input ; 3.3-V LVCMOS ; ; Row I/O ; Y ; no ; Off ; ; 13 ; ; ; VCCINT ; power ; ; 1.8V ; -- ; ; -- ; -- ; ; 14 ; 8 ; 1 ; BA[1] ; output ; 3.3-V LVCMOS ; ; Row I/O ; Y ; no ; Off ; ; 15 ; 9 ; 1 ; RAout[9] ; output ; 3.3-V LVCMOS ; ; Row I/O ; Y ; no ; Off ; ; 16 ; 10 ; 1 ; RAout[10] ; output ; 3.3-V LVCMOS ; ; Row I/O ; Y ; no ; Off ; ; 17 ; 11 ; 1 ; RAout[8] ; output ; 3.3-V LVCMOS ; ; Row I/O ; Y ; no ; Off ; ; 18 ; 12 ; 1 ; RAout[0] ; output ; 3.3-V LVCMOS ; ; Row I/O ; Y ; no ; Off ; ; 19 ; 13 ; 1 ; RAout[7] ; output ; 3.3-V LVCMOS ; ; Row I/O ; Y ; no ; Off ; ; 20 ; 14 ; 1 ; RAout[1] ; output ; 3.3-V LVCMOS ; ; Row I/O ; Y ; no ; Off ; ; 21 ; 15 ; 1 ; RAout[6] ; output ; 3.3-V LVCMOS ; ; Row I/O ; Y ; no ; Off ; ; 22 ; 16 ; 1 ; #TMS ; input ; ; ; -- ; ; -- ; -- ; ; 23 ; 17 ; 1 ; #TDI ; input ; ; ; -- ; ; -- ; -- ; ; 24 ; 18 ; 1 ; #TCK ; input ; ; ; -- ; ; -- ; -- ; ; 25 ; 19 ; 1 ; #TDO ; output ; ; ; -- ; ; -- ; -- ; ; 26 ; 20 ; 1 ; RAout[4] ; output ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ; ; 27 ; 21 ; 1 ; RAout[3] ; output ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ; ; 28 ; 22 ; 1 ; nEN80 ; input ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ; ; 29 ; 23 ; 1 ; RAout[5] ; output ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ; ; 30 ; 24 ; 1 ; RAout[2] ; output ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ; ; 31 ; ; 1 ; VCCIO1 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; 32 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; 33 ; 25 ; 1 ; nWE80 ; input ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ; ; 34 ; 26 ; 1 ; Ain[5] ; input ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ; ; 35 ; 27 ; 1 ; Din[7] ; input ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ; ; 36 ; 28 ; 1 ; Din[6] ; input ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ; ; 37 ; 29 ; 1 ; PHI1 ; input ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ; ; 38 ; 30 ; 1 ; Din[0] ; input ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ; ; 39 ; 31 ; 1 ; Ain[6] ; input ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ; ; 40 ; 32 ; 1 ; Din[1] ; input ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ; ; 41 ; 33 ; 1 ; Din[3] ; input ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ; ; 42 ; 34 ; 1 ; Din[2] ; input ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ; ; 43 ; 35 ; 1 ; Ain[2] ; input ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ; ; 44 ; 36 ; 1 ; Ain[4] ; input ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ; ; 45 ; ; 1 ; VCCIO1 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; 46 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; 47 ; 37 ; 1 ; Ain[3] ; input ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ; ; 48 ; 38 ; 1 ; Din[4] ; input ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ; ; 49 ; 39 ; 1 ; Din[5] ; input ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ; ; 50 ; 40 ; 1 ; nVOE ; output ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ; ; 51 ; 41 ; 1 ; nWE ; input ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ; ; 52 ; 42 ; 2 ; nC07X ; input ; 3.3-V LVCMOS ; ; Row I/O ; Y ; no ; Off ; ; 53 ; 43 ; 2 ; Ain[7] ; input ; 3.3-V LVCMOS ; ; Row I/O ; Y ; no ; Off ; ; 54 ; 44 ; 2 ; Ain[1] ; input ; 3.3-V LVCMOS ; ; Row I/O ; Y ; no ; Off ; ; 55 ; 45 ; 2 ; nDOE ; output ; 3.3-V LVCMOS ; ; Row I/O ; Y ; no ; Off ; ; 56 ; 46 ; 2 ; Ain[0] ; input ; 3.3-V LVCMOS ; ; Row I/O ; Y ; no ; Off ; ; 57 ; 47 ; 2 ; Vout[7] ; output ; 3.3-V LVCMOS ; ; Row I/O ; Y ; no ; Off ; ; 58 ; 48 ; 2 ; Vout[6] ; output ; 3.3-V LVCMOS ; ; Row I/O ; Y ; no ; Off ; ; 59 ; ; 2 ; VCCIO2 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; 60 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; 61 ; 49 ; 2 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; 62 ; 50 ; 2 ; Vout[3] ; output ; 3.3-V LVCMOS ; ; Row I/O ; Y ; no ; Off ; ; 63 ; ; ; VCCINT ; power ; ; 1.8V ; -- ; ; -- ; -- ; ; 64 ; 51 ; 2 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; 65 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; 66 ; 52 ; 2 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; 67 ; 53 ; 2 ; Vout[1] ; output ; 3.3-V LVCMOS ; ; Row I/O ; Y ; no ; Off ; ; 68 ; 54 ; 2 ; Vout[5] ; output ; 3.3-V LVCMOS ; ; Row I/O ; Y ; no ; Off ; ; 69 ; 55 ; 2 ; Vout[2] ; output ; 3.3-V LVCMOS ; ; Row I/O ; Y ; no ; Off ; ; 70 ; 56 ; 2 ; Vout[0] ; output ; 3.3-V LVCMOS ; ; Row I/O ; Y ; no ; Off ; ; 71 ; 57 ; 2 ; Vout[4] ; output ; 3.3-V LVCMOS ; ; Row I/O ; Y ; no ; Off ; ; 72 ; 58 ; 2 ; Dout[5] ; output ; 3.3-V LVCMOS ; ; Row I/O ; Y ; no ; Off ; ; 73 ; 59 ; 2 ; Dout[4] ; output ; 3.3-V LVCMOS ; ; Row I/O ; Y ; no ; Off ; ; 74 ; 60 ; 2 ; Dout[2] ; output ; 3.3-V LVCMOS ; ; Row I/O ; Y ; no ; Off ; ; 75 ; 61 ; 2 ; Dout[3] ; output ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ; ; 76 ; 62 ; 2 ; Dout[1] ; output ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ; ; 77 ; 63 ; 2 ; Dout[0] ; output ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ; ; 78 ; 64 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; 79 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; 80 ; ; 2 ; VCCIO2 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; 81 ; 65 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; 82 ; 66 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; 83 ; 67 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; 84 ; 68 ; 2 ; Dout[6] ; output ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ; ; 85 ; 69 ; 2 ; Dout[7] ; output ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ; ; 86 ; 70 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; 87 ; 71 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; 88 ; 72 ; 2 ; LED ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; 89 ; 73 ; 2 ; RD[3] ; bidir ; 3.3-V LVCMOS ; ; Column I/O ; Y ; yes ; Off ; ; 90 ; 74 ; 2 ; RD[1] ; bidir ; 3.3-V LVCMOS ; ; Column I/O ; Y ; yes ; Off ; ; 91 ; 75 ; 2 ; RD[4] ; bidir ; 3.3-V LVCMOS ; ; Column I/O ; Y ; yes ; Off ; ; 92 ; 76 ; 2 ; RD[5] ; bidir ; 3.3-V LVCMOS ; ; Column I/O ; Y ; yes ; Off ; ; 93 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; 94 ; ; 2 ; VCCIO2 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; 95 ; 77 ; 2 ; RD[6] ; bidir ; 3.3-V LVCMOS ; ; Column I/O ; Y ; yes ; Off ; ; 96 ; 78 ; 2 ; RD[7] ; bidir ; 3.3-V LVCMOS ; ; Column I/O ; Y ; yes ; Off ; ; 97 ; 79 ; 2 ; RD[0] ; bidir ; 3.3-V LVCMOS ; ; Column I/O ; Y ; yes ; Off ; ; 98 ; 80 ; 2 ; DQML ; output ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ; ; 99 ; 81 ; 2 ; RD[2] ; bidir ; 3.3-V LVCMOS ; ; Column I/O ; Y ; yes ; Off ; ; 100 ; 82 ; 2 ; DQMH ; output ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ; +----------+------------+----------+----------------+--------+--------------+---------+------------+-----------------+----------+--------------+ Note: Pin directions (input, output or bidir) are based on device operating in user mode. +-------------------------------------------------------------+ ; Output Pin Default Load For Reported TCO ; +----------------------------+-------+------------------------+ ; I/O Standard ; Load ; Termination Resistance ; +----------------------------+-------+------------------------+ ; 3.3-V LVTTL ; 10 pF ; Not Available ; ; 3.3-V LVCMOS ; 10 pF ; Not Available ; ; 2.5 V ; 10 pF ; Not Available ; ; 1.8 V ; 10 pF ; Not Available ; ; 1.5 V ; 10 pF ; Not Available ; ; 3.3V Schmitt Trigger Input ; 10 pF ; Not Available ; ; 2.5V Schmitt Trigger Input ; 10 pF ; Not Available ; ; 1.2 V ; 10 pF ; Not Available ; ; LVDS_E_3R ; 10 pF ; Not Available ; ; RSDS_E_3R ; 10 pF ; Not Available ; +----------------------------+-------+------------------------+ Note: User assignments will override these defaults. The user specified values are listed in the Output Pins and Bidir Pins tables. +----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Fitter Resource Utilization by Entity ; +--------------------------------------------------------------+-------------+--------------+------------+------+--------------+--------------+-------------------+------------------+-----------------+------------+-------------------------------------------------------------------------------------------+---------------------+--------------+ ; Compilation Hierarchy Node ; Logic Cells ; LC Registers ; UFM Blocks ; Pins ; Virtual Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Carry Chain LCs ; Packed LCs ; Full Hierarchy Name ; Entity Name ; Library Name ; +--------------------------------------------------------------+-------------+--------------+------------+------+--------------+--------------+-------------------+------------------+-----------------+------------+-------------------------------------------------------------------------------------------+---------------------+--------------+ ; |RAM2E ; 238 (182) ; 126 ; 1 ; 70 ; 0 ; 112 (88) ; 19 (16) ; 107 (78) ; 15 (15) ; 14 (9) ; |RAM2E ; RAM2E ; work ; ; |RAM2E_UFM:ram2e_ufm| ; 56 (56) ; 32 ; 1 ; 0 ; 0 ; 24 (24) ; 3 (3) ; 29 (29) ; 0 (0) ; 5 (5) ; |RAM2E|RAM2E_UFM:ram2e_ufm ; RAM2E_UFM ; work ; ; |UFM:UFM_inst| ; 0 (0) ; 0 ; 1 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |RAM2E|RAM2E_UFM:ram2e_ufm|UFM:UFM_inst ; UFM ; work ; ; |UFM_altufm_none_p8r:UFM_altufm_none_p8r_component| ; 0 (0) ; 0 ; 1 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |RAM2E|RAM2E_UFM:ram2e_ufm|UFM:UFM_inst|UFM_altufm_none_p8r:UFM_altufm_none_p8r_component ; UFM_altufm_none_p8r ; work ; +--------------------------------------------------------------+-------------+--------------+------------+------+--------------+--------------+-------------------+------------------+-----------------+------------+-------------------------------------------------------------------------------------------+---------------------+--------------+ Note: For table entries with two numbers listed, the numbers in parentheses indicate the number of resources of the given type used by the specific entity alone. The numbers listed outside of parentheses indicate the total resources of the given type used by the specific entity and all of its sub-entities in the hierarchy. +--------------------------------------+ ; Delay Chain Summary ; +-----------+----------+---------------+ ; Name ; Pin Type ; Pad to Core 0 ; +-----------+----------+---------------+ ; LED ; Output ; -- ; ; nWE80 ; Input ; (0) ; ; Dout[0] ; Output ; -- ; ; Dout[1] ; Output ; -- ; ; Dout[2] ; Output ; -- ; ; Dout[3] ; Output ; -- ; ; Dout[4] ; Output ; -- ; ; Dout[5] ; Output ; -- ; ; Dout[6] ; Output ; -- ; ; Dout[7] ; Output ; -- ; ; nDOE ; Output ; -- ; ; Vout[0] ; Output ; -- ; ; Vout[1] ; Output ; -- ; ; Vout[2] ; Output ; -- ; ; Vout[3] ; Output ; -- ; ; Vout[4] ; Output ; -- ; ; Vout[5] ; Output ; -- ; ; Vout[6] ; Output ; -- ; ; Vout[7] ; Output ; -- ; ; nVOE ; Output ; -- ; ; CKEout ; Output ; -- ; ; nCSout ; Output ; -- ; ; nRASout ; Output ; -- ; ; nCASout ; Output ; -- ; ; nRWEout ; Output ; -- ; ; BA[0] ; Output ; -- ; ; BA[1] ; Output ; -- ; ; RAout[0] ; Output ; -- ; ; RAout[1] ; Output ; -- ; ; RAout[2] ; Output ; -- ; ; RAout[3] ; Output ; -- ; ; RAout[4] ; Output ; -- ; ; RAout[5] ; Output ; -- ; ; RAout[6] ; Output ; -- ; ; RAout[7] ; Output ; -- ; ; RAout[8] ; Output ; -- ; ; RAout[9] ; Output ; -- ; ; RAout[10] ; Output ; -- ; ; RAout[11] ; Output ; -- ; ; DQML ; Output ; -- ; ; DQMH ; Output ; -- ; ; RD[0] ; Bidir ; (0) ; ; RD[1] ; Bidir ; (0) ; ; RD[2] ; Bidir ; (0) ; ; RD[3] ; Bidir ; (0) ; ; RD[4] ; Bidir ; (0) ; ; RD[5] ; Bidir ; (0) ; ; RD[6] ; Bidir ; (0) ; ; RD[7] ; Bidir ; (0) ; ; nEN80 ; Input ; (0) ; ; nWE ; Input ; (0) ; ; Ain[0] ; Input ; (0) ; ; Ain[1] ; Input ; (0) ; ; Ain[2] ; Input ; (0) ; ; Ain[3] ; Input ; (0) ; ; Ain[4] ; Input ; (0) ; ; Ain[5] ; Input ; (0) ; ; Ain[6] ; Input ; (0) ; ; Ain[7] ; Input ; (0) ; ; C14M ; Input ; (0) ; ; Din[0] ; Input ; (0) ; ; Din[6] ; Input ; (0) ; ; PHI1 ; Input ; (1) ; ; Din[1] ; Input ; (0) ; ; Din[5] ; Input ; (0) ; ; Din[7] ; Input ; (0) ; ; Din[4] ; Input ; (0) ; ; Din[2] ; Input ; (0) ; ; Din[3] ; Input ; (0) ; ; nC07X ; Input ; (0) ; +-----------+----------+---------------+ +---------------------------------------------------------------------------------------------------------------------------+ ; Control Signals ; +--------------------------------+-------------+---------+---------------+--------+----------------------+------------------+ ; Name ; Location ; Fan-Out ; Usage ; Global ; Global Resource Used ; Global Line Name ; +--------------------------------+-------------+---------+---------------+--------+----------------------+------------------+ ; BA[0]~0 ; LC_X2_Y3_N5 ; 2 ; Clock enable ; no ; -- ; -- ; ; BA[0]~1 ; LC_X5_Y2_N3 ; 3 ; Clock enable ; no ; -- ; -- ; ; C14M ; PIN_12 ; 122 ; Clock ; yes ; Global Clock ; GCLK0 ; ; CS[0]~2 ; LC_X3_Y1_N8 ; 3 ; Clock enable ; no ; -- ; -- ; ; DQML~0 ; LC_X2_Y4_N5 ; 2 ; Clock enable ; no ; -- ; -- ; ; Equal1~1 ; LC_X2_Y2_N1 ; 8 ; Clock enable ; no ; -- ; -- ; ; Equal1~2 ; LC_X7_Y4_N7 ; 8 ; Clock enable ; no ; -- ; -- ; ; Mux14~0 ; LC_X2_Y3_N8 ; 2 ; Clock enable ; no ; -- ; -- ; ; PHI1 ; PIN_37 ; 5 ; Clock ; yes ; Global Clock ; GCLK3 ; ; RAM2E_UFM:ram2e_ufm|RWMask~1 ; LC_X7_Y1_N7 ; 8 ; Clock enable ; no ; -- ; -- ; ; RAM2E_UFM:ram2e_ufm|UFMD[15]~1 ; LC_X3_Y1_N3 ; 8 ; Clock enable ; no ; -- ; -- ; ; RAM2E_UFM:ram2e_ufm|always2~8 ; LC_X4_Y2_N1 ; 16 ; Clock enable ; no ; -- ; -- ; ; RA[1]~2 ; LC_X2_Y3_N9 ; 6 ; Clock enable ; no ; -- ; -- ; ; RDOE ; LC_X3_Y3_N4 ; 8 ; Output enable ; no ; -- ; -- ; ; S[0] ; LC_X3_Y3_N3 ; 32 ; Sync. clear ; no ; -- ; -- ; ; S[3] ; LC_X3_Y3_N6 ; 34 ; Sync. clear ; no ; -- ; -- ; +--------------------------------+-------------+---------+---------------+--------+----------------------+------------------+ +---------------------------------------------------------------------+ ; Global & Other Fast Signals ; +------+----------+---------+----------------------+------------------+ ; Name ; Location ; Fan-Out ; Global Resource Used ; Global Line Name ; +------+----------+---------+----------------------+------------------+ ; C14M ; PIN_12 ; 122 ; Global Clock ; GCLK0 ; ; PHI1 ; PIN_37 ; 5 ; Global Clock ; GCLK3 ; +------+----------+---------+----------------------+------------------+ +--------------------------------------------+ ; Routing Usage Summary ; +-----------------------+--------------------+ ; Routing Resource Type ; Usage ; +-----------------------+--------------------+ ; C4s ; 163 / 784 ( 21 % ) ; ; Direct links ; 57 / 888 ( 6 % ) ; ; Global clocks ; 2 / 4 ( 50 % ) ; ; LAB clocks ; 7 / 32 ( 22 % ) ; ; LUT chains ; 5 / 216 ( 2 % ) ; ; Local interconnects ; 340 / 888 ( 38 % ) ; ; R4s ; 150 / 704 ( 21 % ) ; +-----------------------+--------------------+ +---------------------------------------------------------------------------+ ; LAB Logic Elements ; +--------------------------------------------+------------------------------+ ; Number of Logic Elements (Average = 9.92) ; Number of LABs (Total = 24) ; +--------------------------------------------+------------------------------+ ; 1 ; 0 ; ; 2 ; 0 ; ; 3 ; 0 ; ; 4 ; 0 ; ; 5 ; 0 ; ; 6 ; 0 ; ; 7 ; 0 ; ; 8 ; 1 ; ; 9 ; 0 ; ; 10 ; 23 ; +--------------------------------------------+------------------------------+ +-------------------------------------------------------------------+ ; LAB-wide Signals ; +------------------------------------+------------------------------+ ; LAB-wide Signals (Average = 1.42) ; Number of LABs (Total = 24) ; +------------------------------------+------------------------------+ ; 1 Clock ; 21 ; ; 1 Clock enable ; 9 ; ; 1 Sync. clear ; 2 ; ; 2 Clock enables ; 1 ; ; 2 Clocks ; 1 ; +------------------------------------+------------------------------+ +-----------------------------------------------------------------------------+ ; LAB Signals Sourced ; +----------------------------------------------+------------------------------+ ; Number of Signals Sourced (Average = 10.13) ; Number of LABs (Total = 24) ; +----------------------------------------------+------------------------------+ ; 0 ; 0 ; ; 1 ; 0 ; ; 2 ; 0 ; ; 3 ; 0 ; ; 4 ; 0 ; ; 5 ; 0 ; ; 6 ; 0 ; ; 7 ; 0 ; ; 8 ; 1 ; ; 9 ; 0 ; ; 10 ; 22 ; ; 11 ; 0 ; ; 12 ; 0 ; ; 13 ; 0 ; ; 14 ; 0 ; ; 15 ; 1 ; +----------------------------------------------+------------------------------+ +--------------------------------------------------------------------------------+ ; LAB Signals Sourced Out ; +-------------------------------------------------+------------------------------+ ; Number of Signals Sourced Out (Average = 7.21) ; Number of LABs (Total = 24) ; +-------------------------------------------------+------------------------------+ ; 0 ; 0 ; ; 1 ; 1 ; ; 2 ; 0 ; ; 3 ; 2 ; ; 4 ; 0 ; ; 5 ; 1 ; ; 6 ; 3 ; ; 7 ; 6 ; ; 8 ; 4 ; ; 9 ; 3 ; ; 10 ; 3 ; ; 11 ; 0 ; ; 12 ; 1 ; +-------------------------------------------------+------------------------------+ +-----------------------------------------------------------------------------+ ; LAB Distinct Inputs ; +----------------------------------------------+------------------------------+ ; Number of Distinct Inputs (Average = 12.54) ; Number of LABs (Total = 24) ; +----------------------------------------------+------------------------------+ ; 0 ; 0 ; ; 1 ; 0 ; ; 2 ; 0 ; ; 3 ; 0 ; ; 4 ; 2 ; ; 5 ; 0 ; ; 6 ; 0 ; ; 7 ; 2 ; ; 8 ; 1 ; ; 9 ; 2 ; ; 10 ; 1 ; ; 11 ; 3 ; ; 12 ; 2 ; ; 13 ; 1 ; ; 14 ; 2 ; ; 15 ; 1 ; ; 16 ; 2 ; ; 17 ; 1 ; ; 18 ; 1 ; ; 19 ; 1 ; ; 20 ; 1 ; ; 21 ; 0 ; ; 22 ; 0 ; ; 23 ; 0 ; ; 24 ; 1 ; +----------------------------------------------+------------------------------+ +-------------------------------------------------------------------------+ ; Fitter Device Options ; +----------------------------------------------+--------------------------+ ; Option ; Setting ; +----------------------------------------------+--------------------------+ ; Enable user-supplied start-up clock (CLKUSR) ; Off ; ; Enable device-wide reset (DEV_CLRn) ; Off ; ; Enable device-wide output enable (DEV_OE) ; Off ; ; Enable INIT_DONE output ; Off ; ; Configuration scheme ; Passive Serial ; ; Reserve all unused pins ; As output driving ground ; +----------------------------------------------+--------------------------+ +-----------------+ ; Fitter Messages ; +-----------------+ Info (20032): Parallel compilation is enabled and will use up to 4 processors Info (119006): Selected device 5M240ZT100C5 for design "RAM2E" Info (21077): Low junction temperature is 0 degrees C Info (21077): High junction temperature is 85 degrees C Info (171003): Fitter is performing an Auto Fit compilation, which may decrease Fitter effort to reduce compilation time Warning (292013): Feature LogicLock is only available with a valid subscription license. You can purchase a software subscription to gain full access to this feature. Info (176444): Device migration not selected. If you intend to use device migration later, you may need to change the pin assignments as they may be incompatible with other devices Info (176445): Device 5M80ZT100C5 is compatible Info (176445): Device 5M80ZT100I5 is compatible Info (176445): Device 5M160ZT100C5 is compatible Info (176445): Device 5M160ZT100I5 is compatible Info (176445): Device 5M240ZT100I5 is compatible Info (176445): Device 5M570ZT100C5 is compatible Info (176445): Device 5M570ZT100I5 is compatible Info (332104): Reading SDC File: '../RAM2E-MAX.sdc' Info (332104): Reading SDC File: '../RAM2E.sdc' Warning (332060): Node: PHI1 was determined to be a clock but was found without an associated clock assignment. Info (13166): Register RefReq is being clocked by PHI1 Info (332129): Detected timing requirements -- optimizing circuit to achieve only the specified requirements Info (332111): Found 3 clocks Info (332111): Period Clock Name Info (332111): ======== ============ Info (332111): 69.841 C14M Info (332111): 200.000 ram2e_ufm|ARCLK|regout Info (332111): 200.000 ram2e_ufm|DRCLK|regout Info (186079): Completed User Assigned Global Signals Promotion Operation Info (186215): Automatically promoted signal "C14M" to use Global clock in PIN 12 File: //Mac/Home/Repos/RAM2E/CPLD/RAM2E.v Line: 8 Info (186216): Automatically promoted some destinations of signal "PHI1" to use Global clock File: //Mac/Home/Repos/RAM2E/CPLD/RAM2E.v Line: 8 Info (186217): Destination "PHI1r" may be non-global or may not use global clock File: //Mac/Home/Repos/RAM2E/CPLD/RAM2E.v Line: 20 Info (186217): Destination "S~0" may be non-global or may not use global clock File: //Mac/Home/Repos/RAM2E/CPLD/RAM2E.v Line: 19 Info (186228): Pin "PHI1" drives global clock, but is not placed in a dedicated clock pin position File: //Mac/Home/Repos/RAM2E/CPLD/RAM2E.v Line: 8 Info (186079): Completed Auto Global Promotion Operation Info (176234): Starting register packing Info (186468): Started processing fast register assignments Warning (186473): Ignored the FAST_OUTPUT_REGISTER assignment made to the following nodes Warning (186484): Ignored assignment to node "RAout[0]" because node "RAr[0]", which is feeding it, is not a register File: //Mac/Home/Repos/RAM2E/CPLD/RAM2E.v Line: 86 Warning (186484): Ignored assignment to node "RAout[1]" because node "RAr[1]", which is feeding it, is not a register File: //Mac/Home/Repos/RAM2E/CPLD/RAM2E.v Line: 86 Warning (186484): Ignored assignment to node "RAout[2]" because node "RAr[2]", which is feeding it, is not a register File: //Mac/Home/Repos/RAM2E/CPLD/RAM2E.v Line: 86 Warning (186484): Ignored assignment to node "RAout[3]" because node "RAr[3]", which is feeding it, is not a register File: //Mac/Home/Repos/RAM2E/CPLD/RAM2E.v Line: 86 Warning (186484): Ignored assignment to node "RAout[4]" because node "RAr[4]", which is feeding it, is not a register File: //Mac/Home/Repos/RAM2E/CPLD/RAM2E.v Line: 86 Warning (186484): Ignored assignment to node "RAout[5]" because node "RAr[5]", which is feeding it, is not a register File: //Mac/Home/Repos/RAM2E/CPLD/RAM2E.v Line: 86 Warning (186484): Ignored assignment to node "RAout[6]" because node "RAr[6]", which is feeding it, is not a register File: //Mac/Home/Repos/RAM2E/CPLD/RAM2E.v Line: 86 Warning (186484): Ignored assignment to node "RAout[7]" because node "RAr[7]", which is feeding it, is not a register File: //Mac/Home/Repos/RAM2E/CPLD/RAM2E.v Line: 86 Info (186469): Finished processing fast register assignments Info (176235): Finished register packing Info (171121): Fitter preparation operations ending: elapsed time is 00:00:01 Info (14896): Fitter has disabled Advanced Physical Optimization because it is not supported for the current family. Info (170189): Fitter placement preparation operations beginning Info (170190): Fitter placement preparation operations ending: elapsed time is 00:00:00 Info (170191): Fitter placement operations beginning Info (170137): Fitter placement was successful Info (170192): Fitter placement operations ending: elapsed time is 00:00:01 Info (170193): Fitter routing operations beginning Info (170089): 2e+01 ns of routing delay (approximately 1.1% of available device routing delay) has been added to meet hold timing. For more information, refer to the Estimated Delay Added for Hold Timing section in the Fitter report. Info (170195): Router estimated average interconnect usage is 25% of the available device resources Info (170196): Router estimated peak interconnect usage is 25% of the available device resources in the region that extends from location X0_Y0 to location X8_Y5 Info (170202): The Fitter performed an Auto Fit compilation. No optimizations were skipped because the design's timing and routability requirements required full optimization. Info (170194): Fitter routing operations ending: elapsed time is 00:00:00 Info (11888): Total time spent on timing analysis during the Fitter is 0.50 seconds. Info (11218): Fitter post-fit operations ending: elapsed time is 00:00:00 Info (144001): Generated suppressed messages file /Repos/RAM2E/CPLD/MAXV/output_files/RAM2E.fit.smsg Info: Quartus Prime Fitter was successful. 0 errors, 11 warnings Info: Peak virtual memory: 13731 megabytes Info: Processing ended: Wed Feb 07 19:21:16 2024 Info: Elapsed time: 00:00:16 Info: Total CPU time (on all processors): 00:00:05 +----------------------------+ ; Fitter Suppressed Messages ; +----------------------------+ The suppressed messages can be found in /Repos/RAM2E/CPLD/MAXV/output_files/RAM2E.fit.smsg.