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-- Copyright (C) 1991-2013 Altera Corporation
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-- Your use of Altera Corporation's design tools, logic functions
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-- and other software and tools, and its AMPP partner logic
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-- functions, and any output files from any of the foregoing
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-- (including device programming or simulation files), and any
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-- associated documentation or information are expressly subject
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-- to the terms and conditions of the Altera Program License
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-- Subscription Agreement, Altera MegaCore Function License
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-- Agreement, or other applicable license agreement, including,
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-- without limitation, that your use is for the sole purpose of
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-- programming logic devices manufactured by Altera and sold by
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-- Altera or its authorized distributors. Please refer to the
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-- applicable agreement for further details.
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--
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-- This is a Quartus II output file. It is for reporting purposes only, and is
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-- not intended for use as a Quartus II input file. This file cannot be used
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-- to make Quartus II pin assignments - for instructions on how to make pin
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-- assignments, please see Quartus II help.
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-- NC : No Connect. This pin has no internal connection to the device.
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-- DNU : Do Not Use. This pin MUST NOT be connected.
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-- VCC : Dedicated power pin, which MUST be connected to VCC.
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-- VCCIO : Dedicated power pin, which MUST be connected to VCC
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-- of its bank.
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-- GND : Dedicated ground pin. Dedicated GND pins MUST be connected to GND.
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-- It can also be used to report unused dedicated pins. The connection
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-- on the board for unused dedicated pins depends on whether this will
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-- be used in a future design. One example is device migration. When
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-- using device migration, refer to the device pin-tables. If it is a
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-- GND pin in the pin table or if it will not be used in a future design
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-- for another purpose the it MUST be connected to GND. If it is an unused
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-- dedicated pin, then it can be connected to a valid signal on the board
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-- (low, high, or toggling) if that signal is required for a different
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-- revision of the design.
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-- GND+ : Unused input pin. It can also be used to report unused dual-purpose pins.
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-- This pin should be connected to GND. It may also be connected to a
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-- valid signal on the board (low, high, or toggling) if that signal
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-- is required for a different revision of the design.
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-- GND* : Unused I/O pin. Connect each pin marked GND* directly to GND
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-- or leave it unconnected.
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-- RESERVED : Unused I/O pin, which MUST be left unconnected.
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-- RESERVED_INPUT : Pin is tri-stated and should be connected to the board.
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-- RESERVED_INPUT_WITH_WEAK_PULLUP : Pin is tri-stated with internal weak pull-up resistor.
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-- RESERVED_INPUT_WITH_BUS_HOLD : Pin is tri-stated with bus-hold circuitry.
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-- RESERVED_OUTPUT_DRIVEN_HIGH : Pin is output driven high.
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-- NON_MIGRATABLE: This pin cannot be migrated.
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-- Pin directions (input, output or bidir) are based on device operating in user mode.
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Quartus II 64-Bit Version 13.0.1 Build 232 06/12/2013 Service Pack 1 SJ Web Edition
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CHIP "RAM2E" ASSIGNED TO AN: EPM7128SLC84-15
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Pin Name/Usage : Location : Dir. : I/O Standard : Voltage : I/O Bank : User Assignment
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Q3_2 : 1 : input : TTL : : : Y
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Q3 : 2 : input : TTL : : : Y
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VCCINT : 3 : power : : 5.0V : :
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AN3 : 4 : input : TTL : : : Y
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nWE : 5 : input : TTL : : : Y
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nC07X : 6 : input : TTL : : : Y
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GND : 7 : gnd : : : :
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nPRAS : 8 : input : TTL : : : Y
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C7M : 9 : input : TTL : : : Y
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C3M58 : 10 : input : TTL : : : Y
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DelayIn[0] : 11 : input : TTL : : : Y
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DelayOut[0] : 12 : output : TTL : : : Y
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VCCIO : 13 : power : : 5.0V : :
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TDI : 14 : input : TTL : : : N
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DelayIn[1] : 15 : input : TTL : : : Y
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DelayOut[1] : 16 : output : TTL : : : Y
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DelayIn[2] : 17 : input : TTL : : : Y
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DelayOut[2] : 18 : output : TTL : : : Y
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GND : 19 : gnd : : : :
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|
DelayIn[3] : 20 : input : TTL : : : Y
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|
DelayOut[3] : 21 : output : TTL : : : Y
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|
C073SEL : 22 : output : TTL : : : Y
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TMS : 23 : input : TTL : : : N
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RA[10] : 24 : output : TTL : : : Y
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|
RA[11] : 25 : output : TTL : : : Y
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VCCIO : 26 : power : : 5.0V : :
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nCAS : 27 : output : TTL : : : Y
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RD[4] : 28 : bidir : TTL : : : Y
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RD[5] : 29 : bidir : TTL : : : Y
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RD[6] : 30 : bidir : TTL : : : Y
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RD[7] : 31 : bidir : TTL : : : Y
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GND : 32 : gnd : : : :
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|
RD[0] : 33 : bidir : TTL : : : Y
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RD[1] : 34 : bidir : TTL : : : Y
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RD[2] : 35 : bidir : TTL : : : Y
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RD[3] : 36 : bidir : TTL : : : Y
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nRWE : 37 : output : TTL : : : Y
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VCCIO : 38 : power : : 5.0V : :
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nRAS : 39 : output : TTL : : : Y
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|
RA[9] : 40 : output : TTL : : : Y
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|
RA[8] : 41 : output : TTL : : : Y
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|
GND : 42 : gnd : : : :
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|
VCCINT : 43 : power : : 5.0V : :
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MA[7] : 44 : input : TTL : : : Y
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MA[0] : 45 : input : TTL : : : Y
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|
MA[1] : 46 : input : TTL : : : Y
|
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GND : 47 : gnd : : : :
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|
MA[2] : 48 : input : TTL : : : Y
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|
MA[3] : 49 : input : TTL : : : Y
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|
MA[4] : 50 : input : TTL : : : Y
|
|
MA[5] : 51 : input : TTL : : : Y
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|
MA[6] : 52 : input : TTL : : : Y
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|
VCCIO : 53 : power : : 5.0V : :
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VD[7] : 54 : bidir : TTL : : : Y
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MD[7] : 55 : bidir : TTL : : : Y
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VD[0] : 56 : bidir : TTL : : : Y
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MD[0] : 57 : bidir : TTL : : : Y
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MD[6] : 58 : bidir : TTL : : : Y
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GND : 59 : gnd : : : :
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VD[6] : 60 : bidir : TTL : : : Y
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MD[1] : 61 : bidir : TTL : : : Y
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TCK : 62 : input : TTL : : : N
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VD[1] : 63 : bidir : TTL : : : Y
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VD[5] : 64 : bidir : TTL : : : Y
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MD[5] : 65 : bidir : TTL : : : Y
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VCCIO : 66 : power : : 5.0V : :
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VD[2] : 67 : bidir : TTL : : : Y
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MD[2] : 68 : bidir : TTL : : : Y
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MD[4] : 69 : bidir : TTL : : : Y
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VD[4] : 70 : bidir : TTL : : : Y
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TDO : 71 : output : TTL : : : N
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GND : 72 : gnd : : : :
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MD[3] : 73 : bidir : TTL : : : Y
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VD[3] : 74 : bidir : TTL : : : Y
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PHI0 : 75 : input : TTL : : : Y
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nEN80 : 76 : input : TTL : : : Y
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nCASEN : 77 : input : TTL : : : Y
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VCCIO : 78 : power : : 5.0V : :
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PHI1 : 79 : input : TTL : : : Y
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nWE80 : 80 : input : TTL : : : Y
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nPCAS : 81 : input : TTL : : : Y
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GND : 82 : gnd : : : :
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C14M : 83 : input : TTL : : : Y
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C14M_2 : 84 : input : TTL : : : Y
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