diff --git a/CPLD/MAXII/RAM2GS.qws b/CPLD/MAXII/RAM2GS.qws index 8de3d3e..5c3052c 100644 Binary files a/CPLD/MAXII/RAM2GS.qws and b/CPLD/MAXII/RAM2GS.qws differ diff --git a/CPLD/MAXII/output_files/RAM2GS.asm.rpt b/CPLD/MAXII/output_files/RAM2GS.asm.rpt index 8cec7d5..2d7f2db 100644 --- a/CPLD/MAXII/output_files/RAM2GS.asm.rpt +++ b/CPLD/MAXII/output_files/RAM2GS.asm.rpt @@ -1,5 +1,5 @@ Assembler report for RAM2GS -Thu Sep 21 05:38:25 2023 +Fri Sep 29 09:33:25 2023 Quartus Prime Version 19.1.0 Build 670 09/22/2019 SJ Lite Edition @@ -38,7 +38,7 @@ https://fpgasoftware.intel.com/eula. +---------------------------------------------------------------+ ; Assembler Summary ; +-----------------------+---------------------------------------+ -; Assembler Status ; Successful - Thu Sep 21 05:38:25 2023 ; +; Assembler Status ; Successful - Fri Sep 29 09:33:25 2023 ; ; Revision Name ; RAM2GS ; ; Top-level Entity Name ; RAM2GS ; ; Family ; MAX II ; @@ -67,8 +67,8 @@ https://fpgasoftware.intel.com/eula. +----------------+-----------------------------------------------------------+ ; Option ; Setting ; +----------------+-----------------------------------------------------------+ -; JTAG usercode ; 0x00172E3B ; -; Checksum ; 0x0017312B ; +; JTAG usercode ; 0x001726D4 ; +; Checksum ; 0x00172A4C ; +----------------+-----------------------------------------------------------+ @@ -78,13 +78,13 @@ https://fpgasoftware.intel.com/eula. Info: ******************************************************************* Info: Running Quartus Prime Assembler Info: Version 19.1.0 Build 670 09/22/2019 SJ Lite Edition - Info: Processing started: Thu Sep 21 05:38:24 2023 + Info: Processing started: Fri Sep 29 09:33:24 2023 Info: Command: quartus_asm --read_settings_files=off --write_settings_files=off RAM2GS-MAXII -c RAM2GS Info (115031): Writing out detailed assembly data for power analysis Info (115030): Assembler is generating device programming files Info: Quartus Prime Assembler was successful. 0 errors, 0 warnings - Info: Peak virtual memory: 13095 megabytes - Info: Processing ended: Thu Sep 21 05:38:25 2023 + Info: Peak virtual memory: 13094 megabytes + Info: Processing ended: Fri Sep 29 09:33:25 2023 Info: Elapsed time: 00:00:01 Info: Total CPU time (on all processors): 00:00:01 diff --git a/CPLD/MAXII/output_files/RAM2GS.done b/CPLD/MAXII/output_files/RAM2GS.done index b8dcb21..02d2329 100644 --- a/CPLD/MAXII/output_files/RAM2GS.done +++ b/CPLD/MAXII/output_files/RAM2GS.done @@ -1 +1 @@ -Thu Sep 21 05:38:31 2023 +Fri Sep 29 09:33:28 2023 diff --git a/CPLD/MAXII/output_files/RAM2GS.fit.rpt b/CPLD/MAXII/output_files/RAM2GS.fit.rpt index a85dc5d..a3c2405 100644 --- a/CPLD/MAXII/output_files/RAM2GS.fit.rpt +++ b/CPLD/MAXII/output_files/RAM2GS.fit.rpt @@ -1,5 +1,5 @@ Fitter report for RAM2GS -Thu Sep 21 05:38:22 2023 +Fri Sep 29 09:33:23 2023 Quartus Prime Version 19.1.0 Build 670 09/22/2019 SJ Lite Edition @@ -59,14 +59,14 @@ https://fpgasoftware.intel.com/eula. +---------------------------------------------------------------------+ ; Fitter Summary ; +-----------------------+---------------------------------------------+ -; Fitter Status ; Successful - Thu Sep 21 05:38:22 2023 ; +; Fitter Status ; Successful - Fri Sep 29 09:33:23 2023 ; ; Quartus Prime Version ; 19.1.0 Build 670 09/22/2019 SJ Lite Edition ; ; Revision Name ; RAM2GS ; ; Top-level Entity Name ; RAM2GS ; ; Family ; MAX II ; ; Device ; EPM240T100C5 ; ; Timing Models ; Final ; -; Total logic elements ; 175 / 240 ( 73 % ) ; +; Total logic elements ; 185 / 240 ( 77 % ) ; ; Total pins ; 63 / 80 ( 79 % ) ; ; Total virtual pins ; 0 ; ; UFM blocks ; 1 / 1 ( 100 % ) ; @@ -131,13 +131,13 @@ https://fpgasoftware.intel.com/eula. ; Number detected on machine ; 4 ; ; Maximum allowed ; 4 ; ; ; ; -; Average used ; 1.03 ; +; Average used ; 1.06 ; ; Maximum used ; 4 ; ; ; ; ; Usage by Processor ; % Time Used ; ; Processor 1 ; 100.0% ; -; Processor 2 ; 1.2% ; -; Processors 3-4 ; 1.1% ; +; Processor 2 ; 2.8% ; +; Processors 3-4 ; 1.8% ; +----------------------------+-------------+ @@ -152,28 +152,28 @@ The pin-out file can be found in /Repos/RAM2GS/CPLD/MAXII/output_files/RAM2GS.pi +---------------------------------------------+-----------------------+ ; Resource ; Usage ; +---------------------------------------------+-----------------------+ -; Total logic elements ; 175 / 240 ( 73 % ) ; -; -- Combinational with no register ; 77 ; -; -- Register only ; 21 ; -; -- Combinational with a register ; 77 ; +; Total logic elements ; 185 / 240 ( 77 % ) ; +; -- Combinational with no register ; 81 ; +; -- Register only ; 22 ; +; -- Combinational with a register ; 82 ; ; ; ; ; Logic element usage by number of LUT inputs ; ; -; -- 4 input functions ; 57 ; -; -- 3 input functions ; 46 ; +; -- 4 input functions ; 62 ; +; -- 3 input functions ; 50 ; ; -- 2 input functions ; 42 ; ; -- 1 input functions ; 8 ; ; -- 0 input functions ; 1 ; ; ; ; ; Logic elements by mode ; ; -; -- normal mode ; 159 ; +; -- normal mode ; 169 ; ; -- arithmetic mode ; 16 ; -; -- qfbk mode ; 8 ; +; -- qfbk mode ; 11 ; ; -- register cascade mode ; 0 ; -; -- synchronous clear/load mode ; 27 ; +; -- synchronous clear/load mode ; 33 ; ; -- asynchronous clear/load mode ; 0 ; ; ; ; -; Total registers ; 98 / 240 ( 41 % ) ; -; Total LABs ; 21 / 24 ( 88 % ) ; +; Total registers ; 104 / 240 ( 43 % ) ; +; Total LABs ; 23 / 24 ( 96 % ) ; ; Logic elements in carry chains ; 17 ; ; Virtual pins ; 0 ; ; I/O pins ; 63 / 80 ( 79 % ) ; @@ -187,12 +187,12 @@ The pin-out file can be found in /Repos/RAM2GS/CPLD/MAXII/output_files/RAM2GS.pi ; Global signals ; 4 ; ; -- Global clocks ; 4 / 4 ( 100 % ) ; ; JTAGs ; 0 / 1 ( 0 % ) ; -; Average interconnect usage (total/H/V) ; 19.4% / 20.4% / 18.3% ; -; Peak interconnect usage (total/H/V) ; 19.4% / 20.4% / 18.3% ; -; Maximum fan-out ; 55 ; -; Highest non-global fan-out ; 41 ; -; Total fan-out ; 661 ; -; Average fan-out ; 2.77 ; +; Average interconnect usage (total/H/V) ; 20.9% / 20.7% / 21.2% ; +; Peak interconnect usage (total/H/V) ; 20.9% / 20.7% / 21.2% ; +; Maximum fan-out ; 61 ; +; Highest non-global fan-out ; 42 ; +; Total fan-out ; 701 ; +; Average fan-out ; 2.82 ; +---------------------------------------------+-----------------------+ @@ -203,12 +203,12 @@ The pin-out file can be found in /Repos/RAM2GS/CPLD/MAXII/output_files/RAM2GS.pi +---------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+-----------------+----------+--------------+--------------+----------------------+----------------+ ; CROW[0] ; 54 ; 2 ; 8 ; 1 ; 2 ; 1 ; 0 ; no ; no ; no ; Off ; 3.3-V LVCMOS ; User ; no ; ; CROW[1] ; 55 ; 2 ; 8 ; 1 ; 1 ; 1 ; 0 ; no ; no ; no ; Off ; 3.3-V LVCMOS ; User ; no ; -; Din[0] ; 42 ; 1 ; 5 ; 0 ; 0 ; 6 ; 0 ; no ; no ; no ; Off ; 3.3-V LVCMOS ; User ; no ; +; Din[0] ; 42 ; 1 ; 5 ; 0 ; 0 ; 7 ; 0 ; no ; no ; no ; Off ; 3.3-V LVCMOS ; User ; no ; ; Din[1] ; 36 ; 1 ; 4 ; 0 ; 2 ; 6 ; 0 ; no ; no ; no ; Off ; 3.3-V LVCMOS ; User ; no ; ; Din[2] ; 35 ; 1 ; 3 ; 0 ; 0 ; 6 ; 0 ; no ; no ; no ; Off ; 3.3-V LVCMOS ; User ; no ; ; Din[3] ; 37 ; 1 ; 4 ; 0 ; 1 ; 6 ; 0 ; no ; no ; no ; Off ; 3.3-V LVCMOS ; User ; no ; -; Din[4] ; 39 ; 1 ; 5 ; 0 ; 3 ; 7 ; 0 ; no ; no ; no ; Off ; 3.3-V LVCMOS ; User ; no ; -; Din[5] ; 38 ; 1 ; 4 ; 0 ; 0 ; 8 ; 0 ; no ; no ; no ; Off ; 3.3-V LVCMOS ; User ; no ; +; Din[4] ; 39 ; 1 ; 5 ; 0 ; 3 ; 8 ; 0 ; no ; no ; no ; Off ; 3.3-V LVCMOS ; User ; no ; +; Din[5] ; 38 ; 1 ; 4 ; 0 ; 0 ; 7 ; 0 ; no ; no ; no ; Off ; 3.3-V LVCMOS ; User ; no ; ; Din[6] ; 41 ; 1 ; 5 ; 0 ; 1 ; 8 ; 0 ; no ; no ; no ; Off ; 3.3-V LVCMOS ; User ; no ; ; Din[7] ; 40 ; 1 ; 5 ; 0 ; 2 ; 6 ; 0 ; no ; no ; no ; Off ; 3.3-V LVCMOS ; User ; no ; ; MAin[0] ; 49 ; 1 ; 7 ; 0 ; 2 ; 5 ; 0 ; no ; no ; no ; Off ; 3.3-V LVCMOS ; User ; no ; @@ -222,10 +222,10 @@ The pin-out file can be found in /Repos/RAM2GS/CPLD/MAXII/output_files/RAM2GS.pi ; MAin[8] ; 73 ; 2 ; 8 ; 4 ; 1 ; 2 ; 0 ; no ; no ; no ; Off ; 3.3-V LVCMOS ; User ; no ; ; MAin[9] ; 74 ; 2 ; 8 ; 4 ; 0 ; 4 ; 0 ; no ; no ; no ; Off ; 3.3-V LVCMOS ; User ; no ; ; PHI2 ; 52 ; 2 ; 8 ; 1 ; 4 ; 22 ; 0 ; yes ; no ; no ; Off ; 3.3-V LVCMOS ; User ; no ; -; RCLK ; 12 ; 1 ; 1 ; 3 ; 3 ; 55 ; 0 ; yes ; no ; no ; Off ; 3.3-V LVCMOS ; User ; no ; +; RCLK ; 12 ; 1 ; 1 ; 3 ; 3 ; 61 ; 0 ; yes ; no ; no ; Off ; 3.3-V LVCMOS ; User ; no ; ; nCCAS ; 53 ; 2 ; 8 ; 1 ; 3 ; 11 ; 0 ; yes ; no ; no ; Off ; 3.3-V LVCMOS ; User ; no ; ; nCRAS ; 67 ; 2 ; 8 ; 3 ; 2 ; 16 ; 0 ; yes ; no ; no ; Off ; 3.3-V LVCMOS ; User ; no ; -; nFWE ; 48 ; 1 ; 6 ; 0 ; 0 ; 3 ; 0 ; no ; no ; no ; Off ; 3.3-V LVCMOS ; User ; no ; +; nFWE ; 48 ; 1 ; 6 ; 0 ; 0 ; 4 ; 0 ; no ; no ; no ; Off ; 3.3-V LVCMOS ; User ; no ; +---------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+-----------------+----------+--------------+--------------+----------------------+----------------+ @@ -242,8 +242,8 @@ The pin-out file can be found in /Repos/RAM2GS/CPLD/MAXII/output_files/RAM2GS.pi ; Dout[5] ; 28 ; 1 ; 2 ; 0 ; 1 ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; - ; - ; ; Dout[6] ; 34 ; 1 ; 3 ; 0 ; 1 ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; - ; - ; ; Dout[7] ; 43 ; 1 ; 6 ; 0 ; 3 ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; - ; - ; -; LED ; 88 ; 2 ; 5 ; 5 ; 3 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 16mA ; no ; User ; 10 pF ; - ; - ; -; RA[0] ; 18 ; 1 ; 1 ; 1 ; 0 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; yes ; User ; 10 pF ; - ; - ; +; LED ; 88 ; 2 ; 5 ; 5 ; 3 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 16mA ; yes ; User ; 10 pF ; - ; - ; +; RA[0] ; 18 ; 1 ; 1 ; 1 ; 0 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; - ; - ; ; RA[10] ; 16 ; 1 ; 1 ; 2 ; 2 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; - ; - ; ; RA[11] ; 7 ; 1 ; 1 ; 3 ; 1 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; - ; - ; ; RA[1] ; 20 ; 1 ; 1 ; 1 ; 2 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; - ; - ; @@ -251,8 +251,8 @@ The pin-out file can be found in /Repos/RAM2GS/CPLD/MAXII/output_files/RAM2GS.pi ; RA[3] ; 27 ; 1 ; 2 ; 0 ; 2 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; - ; - ; ; RA[4] ; 26 ; 1 ; 2 ; 0 ; 3 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; - ; - ; ; RA[5] ; 29 ; 1 ; 2 ; 0 ; 0 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; - ; - ; -; RA[6] ; 21 ; 1 ; 1 ; 1 ; 3 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; yes ; User ; 10 pF ; - ; - ; -; RA[7] ; 19 ; 1 ; 1 ; 1 ; 1 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; yes ; User ; 10 pF ; - ; - ; +; RA[6] ; 21 ; 1 ; 1 ; 1 ; 3 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; - ; - ; +; RA[7] ; 19 ; 1 ; 1 ; 1 ; 1 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; - ; - ; ; RA[8] ; 17 ; 1 ; 1 ; 2 ; 3 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; - ; - ; ; RA[9] ; 15 ; 1 ; 1 ; 2 ; 1 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; yes ; User ; 10 pF ; - ; - ; ; RBA[0] ; 5 ; 1 ; 1 ; 4 ; 3 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; yes ; User ; 10 pF ; - ; - ; @@ -273,7 +273,7 @@ The pin-out file can be found in /Repos/RAM2GS/CPLD/MAXII/output_files/RAM2GS.pi ; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Combinational Fan-Out ; Registered Fan-Out ; Global ; Output Register ; Slow Slew Rate ; PCI I/O Enabled ; Open Drain ; Bus Hold ; Weak Pull Up ; I/O Standard ; Current Strength ; Fast Output Connection ; Location assigned by ; Load ; Output Enable Source ; Output Enable Group ; +-------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+-----------------+----------------+-----------------+------------+----------+--------------+--------------+------------------+------------------------+----------------------+-------+----------------------+---------------------+ ; RD[0] ; 96 ; 2 ; 3 ; 5 ; 2 ; 1 ; 0 ; no ; no ; yes ; no ; no ; yes ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; RD~16 ; - ; -; RD[1] ; 90 ; 2 ; 4 ; 5 ; 1 ; 1 ; 0 ; no ; no ; yes ; no ; no ; yes ; Off ; 3.3-V LVCMOS ; 4mA ; yes ; User ; 10 pF ; RD~16 ; - ; +; RD[1] ; 90 ; 2 ; 4 ; 5 ; 1 ; 1 ; 0 ; no ; no ; yes ; no ; no ; yes ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; RD~16 ; - ; ; RD[2] ; 89 ; 2 ; 4 ; 5 ; 0 ; 1 ; 0 ; no ; no ; yes ; no ; no ; yes ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; RD~16 ; - ; ; RD[3] ; 99 ; 2 ; 2 ; 5 ; 1 ; 1 ; 0 ; no ; no ; yes ; no ; no ; yes ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; RD~16 ; - ; ; RD[4] ; 92 ; 2 ; 3 ; 5 ; 0 ; 1 ; 0 ; no ; no ; yes ; no ; no ; yes ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; RD~16 ; - ; @@ -423,7 +423,7 @@ Note: User assignments will override these defaults. The user specified values a +-----------------------------------------------------------+-------------+--------------+------------+------+--------------+--------------+-------------------+------------------+-----------------+------------+------------------------------------------------------------------------+---------------------+--------------+ ; Compilation Hierarchy Node ; Logic Cells ; LC Registers ; UFM Blocks ; Pins ; Virtual Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Carry Chain LCs ; Packed LCs ; Full Hierarchy Name ; Entity Name ; Library Name ; +-----------------------------------------------------------+-------------+--------------+------------+------+--------------+--------------+-------------------+------------------+-----------------+------------+------------------------------------------------------------------------+---------------------+--------------+ -; |RAM2GS ; 175 (175) ; 98 ; 1 ; 63 ; 0 ; 77 (77) ; 21 (21) ; 77 (77) ; 17 (17) ; 8 (8) ; |RAM2GS ; RAM2GS ; work ; +; |RAM2GS ; 185 (185) ; 104 ; 1 ; 63 ; 0 ; 81 (81) ; 22 (22) ; 82 (82) ; 17 (17) ; 11 (11) ; |RAM2GS ; RAM2GS ; work ; ; |UFM:UFM_inst| ; 0 (0) ; 0 ; 1 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |RAM2GS|UFM:UFM_inst ; UFM ; work ; ; |UFM_altufm_none_unv:UFM_altufm_none_unv_component| ; 0 (0) ; 0 ; 1 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |RAM2GS|UFM:UFM_inst|UFM_altufm_none_unv:UFM_altufm_none_unv_component ; UFM_altufm_none_unv ; work ; +-----------------------------------------------------------+-------------+--------------+------------+------+--------------+--------------+-------------------+------------------+-----------------+------------+------------------------------------------------------------------------+---------------------+--------------+ @@ -490,33 +490,34 @@ Note: For table entries with two numbers listed, the numbers in parentheses indi ; CROW[1] ; Input ; (1) ; ; PHI2 ; Input ; (0) ; ; Din[6] ; Input ; (1) ; -; nFWE ; Input ; (1) ; -; Din[0] ; Input ; (1) ; ; Din[7] ; Input ; (1) ; ; Din[1] ; Input ; (1) ; ; Din[4] ; Input ; (1) ; -; Din[2] ; Input ; (1) ; +; nFWE ; Input ; (1) ; ; Din[3] ; Input ; (1) ; ; Din[5] ; Input ; (1) ; +; Din[0] ; Input ; (1) ; +; Din[2] ; Input ; (1) ; +---------+----------+---------------+ -+-----------------------------------------------------------------------------------------------------------------+ -; Control Signals ; -+------------+-------------+---------+-------------------------+--------+----------------------+------------------+ -; Name ; Location ; Fan-Out ; Usage ; Global ; Global Resource Used ; Global Line Name ; -+------------+-------------+---------+-------------------------+--------+----------------------+------------------+ -; CmdDRDIn~1 ; LC_X4_Y1_N0 ; 4 ; Clock enable ; no ; -- ; -- ; -; CmdLEDEN~1 ; LC_X4_Y1_N8 ; 3 ; Clock enable ; no ; -- ; -- ; -; DRDIn~1 ; LC_X3_Y1_N4 ; 2 ; Clock enable ; no ; -- ; -- ; -; PHI2 ; PIN_52 ; 22 ; Clock ; yes ; Global Clock ; GCLK3 ; -; RCLK ; PIN_12 ; 55 ; Clock ; yes ; Global Clock ; GCLK0 ; -; RD~16 ; LC_X3_Y4_N0 ; 8 ; Output enable ; no ; -- ; -- ; -; Ready ; LC_X3_Y2_N8 ; 40 ; Sync. clear, Sync. load ; no ; -- ; -- ; -; always8~6 ; LC_X4_Y2_N7 ; 3 ; Clock enable ; no ; -- ; -- ; -; nCCAS ; PIN_53 ; 11 ; Clock ; yes ; Global Clock ; GCLK1 ; -; nCRAS ; PIN_67 ; 16 ; Clock ; yes ; Global Clock ; GCLK2 ; -+------------+-------------+---------+-------------------------+--------+----------------------+------------------+ ++--------------------------------------------------------------------------------------------------------------------+ +; Control Signals ; ++---------------+-------------+---------+-------------------------+--------+----------------------+------------------+ +; Name ; Location ; Fan-Out ; Usage ; Global ; Global Resource Used ; Global Line Name ; ++---------------+-------------+---------+-------------------------+--------+----------------------+------------------+ +; CmdDRDIn~1 ; LC_X6_Y3_N7 ; 2 ; Clock enable ; no ; -- ; -- ; +; CmdLEDEN~1 ; LC_X5_Y2_N7 ; 3 ; Clock enable ; no ; -- ; -- ; +; CmdUFMErase~0 ; LC_X6_Y3_N5 ; 2 ; Clock enable ; no ; -- ; -- ; +; DRDIn~1 ; LC_X5_Y1_N9 ; 2 ; Clock enable ; no ; -- ; -- ; +; PHI2 ; PIN_52 ; 22 ; Clock ; yes ; Global Clock ; GCLK3 ; +; RCLK ; PIN_12 ; 61 ; Clock ; yes ; Global Clock ; GCLK0 ; +; RD~16 ; LC_X4_Y4_N4 ; 8 ; Output enable ; no ; -- ; -- ; +; Ready ; LC_X3_Y2_N8 ; 41 ; Sync. clear, Sync. load ; no ; -- ; -- ; +; always11~8 ; LC_X6_Y4_N8 ; 3 ; Clock enable ; no ; -- ; -- ; +; nCCAS ; PIN_53 ; 11 ; Clock ; yes ; Global Clock ; GCLK1 ; +; nCRAS ; PIN_67 ; 16 ; Clock ; yes ; Global Clock ; GCLK2 ; ++---------------+-------------+---------+-------------------------+--------+----------------------+------------------+ +----------------------------------------------------------------------+ @@ -525,7 +526,7 @@ Note: For table entries with two numbers listed, the numbers in parentheses indi ; Name ; Location ; Fan-Out ; Global Resource Used ; Global Line Name ; +-------+----------+---------+----------------------+------------------+ ; PHI2 ; PIN_52 ; 22 ; Global Clock ; GCLK3 ; -; RCLK ; PIN_12 ; 55 ; Global Clock ; GCLK0 ; +; RCLK ; PIN_12 ; 61 ; Global Clock ; GCLK0 ; ; nCCAS ; PIN_53 ; 11 ; Global Clock ; GCLK1 ; ; nCRAS ; PIN_67 ; 16 ; Global Clock ; GCLK2 ; +-------+----------+---------+----------------------+------------------+ @@ -536,112 +537,110 @@ Note: For table entries with two numbers listed, the numbers in parentheses indi +-----------------------+--------------------+ ; Routing Resource Type ; Usage ; +-----------------------+--------------------+ -; C4s ; 120 / 784 ( 15 % ) ; -; Direct links ; 34 / 888 ( 4 % ) ; +; C4s ; 143 / 784 ( 18 % ) ; +; Direct links ; 42 / 888 ( 5 % ) ; ; Global clocks ; 4 / 4 ( 100 % ) ; -; LAB clocks ; 12 / 32 ( 38 % ) ; -; LUT chains ; 11 / 216 ( 5 % ) ; -; Local interconnects ; 232 / 888 ( 26 % ) ; -; R4s ; 117 / 704 ( 17 % ) ; +; LAB clocks ; 14 / 32 ( 44 % ) ; +; LUT chains ; 13 / 216 ( 6 % ) ; +; Local interconnects ; 254 / 888 ( 29 % ) ; +; R4s ; 129 / 704 ( 18 % ) ; +-----------------------+--------------------+ +---------------------------------------------------------------------------+ ; LAB Logic Elements ; +--------------------------------------------+------------------------------+ -; Number of Logic Elements (Average = 8.33) ; Number of LABs (Total = 21) ; +; Number of Logic Elements (Average = 8.04) ; Number of LABs (Total = 23) ; +--------------------------------------------+------------------------------+ ; 1 ; 0 ; -; 2 ; 3 ; -; 3 ; 0 ; +; 2 ; 2 ; +; 3 ; 1 ; ; 4 ; 0 ; -; 5 ; 1 ; +; 5 ; 2 ; ; 6 ; 0 ; -; 7 ; 2 ; -; 8 ; 0 ; -; 9 ; 0 ; -; 10 ; 15 ; +; 7 ; 3 ; +; 8 ; 1 ; +; 9 ; 1 ; +; 10 ; 13 ; +--------------------------------------------+------------------------------+ +-------------------------------------------------------------------+ ; LAB-wide Signals ; +------------------------------------+------------------------------+ -; LAB-wide Signals (Average = 1.24) ; Number of LABs (Total = 21) ; +; LAB-wide Signals (Average = 1.39) ; Number of LABs (Total = 23) ; +------------------------------------+------------------------------+ -; 1 Clock ; 12 ; -; 1 Clock enable ; 3 ; +; 1 Clock ; 14 ; +; 1 Clock enable ; 4 ; ; 1 Sync. clear ; 3 ; -; 2 Clocks ; 8 ; +; 1 Sync. load ; 2 ; +; 2 Clocks ; 9 ; +------------------------------------+------------------------------+ +----------------------------------------------------------------------------+ ; LAB Signals Sourced ; +---------------------------------------------+------------------------------+ -; Number of Signals Sourced (Average = 8.57) ; Number of LABs (Total = 21) ; -+---------------------------------------------+------------------------------+ -; 0 ; 0 ; -; 1 ; 0 ; -; 2 ; 3 ; -; 3 ; 0 ; -; 4 ; 0 ; -; 5 ; 1 ; -; 6 ; 0 ; -; 7 ; 2 ; -; 8 ; 0 ; -; 9 ; 0 ; -; 10 ; 12 ; -; 11 ; 1 ; -; 12 ; 2 ; -+---------------------------------------------+------------------------------+ - - -+--------------------------------------------------------------------------------+ -; LAB Signals Sourced Out ; -+-------------------------------------------------+------------------------------+ -; Number of Signals Sourced Out (Average = 5.62) ; Number of LABs (Total = 21) ; -+-------------------------------------------------+------------------------------+ -; 0 ; 0 ; -; 1 ; 1 ; -; 2 ; 2 ; -; 3 ; 1 ; -; 4 ; 2 ; -; 5 ; 2 ; -; 6 ; 5 ; -; 7 ; 5 ; -; 8 ; 2 ; -; 9 ; 0 ; -; 10 ; 0 ; -; 11 ; 1 ; -+-------------------------------------------------+------------------------------+ - - -+----------------------------------------------------------------------------+ -; LAB Distinct Inputs ; -+---------------------------------------------+------------------------------+ -; Number of Distinct Inputs (Average = 9.43) ; Number of LABs (Total = 21) ; +; Number of Signals Sourced (Average = 8.35) ; Number of LABs (Total = 23) ; +---------------------------------------------+------------------------------+ ; 0 ; 0 ; ; 1 ; 0 ; ; 2 ; 2 ; ; 3 ; 1 ; ; 4 ; 0 ; -; 5 ; 1 ; -; 6 ; 2 ; -; 7 ; 0 ; -; 8 ; 2 ; +; 5 ; 2 ; +; 6 ; 0 ; +; 7 ; 2 ; +; 8 ; 1 ; ; 9 ; 2 ; -; 10 ; 2 ; +; 10 ; 9 ; +; 11 ; 3 ; +; 12 ; 1 ; ++---------------------------------------------+------------------------------+ + + ++--------------------------------------------------------------------------------+ +; LAB Signals Sourced Out ; ++-------------------------------------------------+------------------------------+ +; Number of Signals Sourced Out (Average = 5.52) ; Number of LABs (Total = 23) ; ++-------------------------------------------------+------------------------------+ +; 0 ; 0 ; +; 1 ; 0 ; +; 2 ; 2 ; +; 3 ; 1 ; +; 4 ; 3 ; +; 5 ; 4 ; +; 6 ; 6 ; +; 7 ; 5 ; +; 8 ; 1 ; +; 9 ; 1 ; ++-------------------------------------------------+------------------------------+ + + ++----------------------------------------------------------------------------+ +; LAB Distinct Inputs ; ++---------------------------------------------+------------------------------+ +; Number of Distinct Inputs (Average = 9.48) ; Number of LABs (Total = 23) ; ++---------------------------------------------+------------------------------+ +; 0 ; 0 ; +; 1 ; 0 ; +; 2 ; 2 ; +; 3 ; 1 ; +; 4 ; 1 ; +; 5 ; 1 ; +; 6 ; 0 ; +; 7 ; 2 ; +; 8 ; 1 ; +; 9 ; 4 ; +; 10 ; 1 ; ; 11 ; 2 ; -; 12 ; 3 ; -; 13 ; 2 ; +; 12 ; 1 ; +; 13 ; 5 ; ; 14 ; 0 ; ; 15 ; 0 ; ; 16 ; 0 ; ; 17 ; 1 ; -; 18 ; 0 ; -; 19 ; 1 ; +; 18 ; 1 ; +---------------------------------------------+------------------------------+ @@ -729,7 +728,7 @@ Info (176234): Starting register packing Info (186468): Started processing fast register assignments Info (186469): Finished processing fast register assignments Info (176235): Finished register packing -Info (171121): Fitter preparation operations ending: elapsed time is 00:00:01 +Info (171121): Fitter preparation operations ending: elapsed time is 00:00:00 Info (14896): Fitter has disabled Advanced Physical Optimization because it is not supported for the current family. Info (170189): Fitter placement preparation operations beginning Info (170190): Fitter placement preparation operations ending: elapsed time is 00:00:00 @@ -737,18 +736,18 @@ Info (170191): Fitter placement operations beginning Info (170137): Fitter placement was successful Info (170192): Fitter placement operations ending: elapsed time is 00:00:01 Info (170193): Fitter routing operations beginning -Info (170195): Router estimated average interconnect usage is 17% of the available device resources - Info (170196): Router estimated peak interconnect usage is 17% of the available device resources in the region that extends from location X0_Y0 to location X8_Y5 +Info (170195): Router estimated average interconnect usage is 19% of the available device resources + Info (170196): Router estimated peak interconnect usage is 19% of the available device resources in the region that extends from location X0_Y0 to location X8_Y5 Info (170199): The Fitter performed an Auto Fit compilation. Optimizations were skipped to reduce compilation time. Info (170201): Optimizations that may affect the design's routability were skipped -Info (170194): Fitter routing operations ending: elapsed time is 00:00:01 -Info (11888): Total time spent on timing analysis during the Fitter is 1.10 seconds. +Info (170194): Fitter routing operations ending: elapsed time is 00:00:00 +Info (11888): Total time spent on timing analysis during the Fitter is 0.46 seconds. Info (11218): Fitter post-fit operations ending: elapsed time is 00:00:00 Info (144001): Generated suppressed messages file /Repos/RAM2GS/CPLD/MAXII/output_files/RAM2GS.fit.smsg Info: Quartus Prime Fitter was successful. 0 errors, 1 warning - Info: Peak virtual memory: 13770 megabytes - Info: Processing ended: Thu Sep 21 05:38:23 2023 - Info: Elapsed time: 00:00:05 + Info: Peak virtual memory: 13771 megabytes + Info: Processing ended: Fri Sep 29 09:33:23 2023 + Info: Elapsed time: 00:00:03 Info: Total CPU time (on all processors): 00:00:04 diff --git a/CPLD/MAXII/output_files/RAM2GS.fit.summary b/CPLD/MAXII/output_files/RAM2GS.fit.summary index 0b77fc5..e11676a 100644 --- a/CPLD/MAXII/output_files/RAM2GS.fit.summary +++ b/CPLD/MAXII/output_files/RAM2GS.fit.summary @@ -1,11 +1,11 @@ -Fitter Status : Successful - Thu Sep 21 05:38:22 2023 +Fitter Status : Successful - Fri Sep 29 09:33:23 2023 Quartus Prime Version : 19.1.0 Build 670 09/22/2019 SJ Lite Edition Revision Name : RAM2GS Top-level Entity Name : RAM2GS Family : MAX II Device : EPM240T100C5 Timing Models : Final -Total logic elements : 175 / 240 ( 73 % ) +Total logic elements : 185 / 240 ( 77 % ) Total pins : 63 / 80 ( 79 % ) Total virtual pins : 0 UFM blocks : 1 / 1 ( 100 % ) diff --git a/CPLD/MAXII/output_files/RAM2GS.flow.rpt b/CPLD/MAXII/output_files/RAM2GS.flow.rpt index 3c1f44a..6e12769 100644 --- a/CPLD/MAXII/output_files/RAM2GS.flow.rpt +++ b/CPLD/MAXII/output_files/RAM2GS.flow.rpt @@ -1,5 +1,5 @@ Flow report for RAM2GS -Thu Sep 21 05:38:29 2023 +Fri Sep 29 09:33:27 2023 Quartus Prime Version 19.1.0 Build 670 09/22/2019 SJ Lite Edition @@ -41,14 +41,14 @@ https://fpgasoftware.intel.com/eula. +---------------------------------------------------------------------+ ; Flow Summary ; +-----------------------+---------------------------------------------+ -; Flow Status ; Successful - Thu Sep 21 05:38:25 2023 ; +; Flow Status ; Successful - Fri Sep 29 09:33:25 2023 ; ; Quartus Prime Version ; 19.1.0 Build 670 09/22/2019 SJ Lite Edition ; ; Revision Name ; RAM2GS ; ; Top-level Entity Name ; RAM2GS ; ; Family ; MAX II ; ; Device ; EPM240T100C5 ; ; Timing Models ; Final ; -; Total logic elements ; 175 / 240 ( 73 % ) ; +; Total logic elements ; 185 / 240 ( 77 % ) ; ; Total pins ; 63 / 80 ( 79 % ) ; ; Total virtual pins ; 0 ; ; UFM blocks ; 1 / 1 ( 100 % ) ; @@ -60,7 +60,7 @@ https://fpgasoftware.intel.com/eula. +-------------------+---------------------+ ; Option ; Setting ; +-------------------+---------------------+ -; Start date & time ; 09/21/2023 05:37:46 ; +; Start date & time ; 09/29/2023 09:32:59 ; ; Main task ; Compilation ; ; Revision Name ; RAM2GS ; +-------------------+---------------------+ @@ -71,7 +71,7 @@ https://fpgasoftware.intel.com/eula. +---------------------------------------+------------------------------+---------------+-------------+------------+ ; Assignment Name ; Value ; Default Value ; Entity Name ; Section Id ; +---------------------------------------+------------------------------+---------------+-------------+------------+ -; COMPILER_SIGNATURE_ID ; 121381084694.169528906604732 ; -- ; -- ; -- ; +; COMPILER_SIGNATURE_ID ; 121381084694.169599437907024 ; -- ; -- ; -- ; ; MAX_CORE_JUNCTION_TEMP ; 85 ; -- ; -- ; -- ; ; MIN_CORE_JUNCTION_TEMP ; 0 ; -- ; -- ; -- ; ; NUM_PARALLEL_PROCESSORS ; 4 ; -- ; -- ; -- ; @@ -86,11 +86,11 @@ https://fpgasoftware.intel.com/eula. +----------------------+--------------+-------------------------+---------------------+------------------------------------+ ; Module Name ; Elapsed Time ; Average Processors Used ; Peak Virtual Memory ; Total CPU Time (on all processors) ; +----------------------+--------------+-------------------------+---------------------+------------------------------------+ -; Analysis & Synthesis ; 00:00:31 ; 1.0 ; 13149 MB ; 00:00:47 ; -; Fitter ; 00:00:04 ; 1.0 ; 13770 MB ; 00:00:04 ; -; Assembler ; 00:00:01 ; 1.0 ; 13095 MB ; 00:00:01 ; -; Timing Analyzer ; 00:00:02 ; 1.0 ; 13089 MB ; 00:00:02 ; -; Total ; 00:00:38 ; -- ; -- ; 00:00:54 ; +; Analysis & Synthesis ; 00:00:21 ; 1.0 ; 13133 MB ; 00:00:47 ; +; Fitter ; 00:00:03 ; 1.1 ; 13771 MB ; 00:00:04 ; +; Assembler ; 00:00:01 ; 1.0 ; 13094 MB ; 00:00:01 ; +; Timing Analyzer ; 00:00:01 ; 1.0 ; 13090 MB ; 00:00:01 ; +; Total ; 00:00:26 ; -- ; -- ; 00:00:53 ; +----------------------+--------------+-------------------------+---------------------+------------------------------------+ diff --git a/CPLD/MAXII/output_files/RAM2GS.map.rpt b/CPLD/MAXII/output_files/RAM2GS.map.rpt index d29e587..d06f075 100644 --- a/CPLD/MAXII/output_files/RAM2GS.map.rpt +++ b/CPLD/MAXII/output_files/RAM2GS.map.rpt @@ -1,5 +1,5 @@ Analysis & Synthesis report for RAM2GS -Thu Sep 21 05:38:17 2023 +Fri Sep 29 09:33:19 2023 Quartus Prime Version 19.1.0 Build 670 09/22/2019 SJ Lite Edition @@ -46,12 +46,12 @@ https://fpgasoftware.intel.com/eula. +---------------------------------------------------------------------------+ ; Analysis & Synthesis Summary ; +-----------------------------+---------------------------------------------+ -; Analysis & Synthesis Status ; Successful - Thu Sep 21 05:38:17 2023 ; +; Analysis & Synthesis Status ; Successful - Fri Sep 29 09:33:19 2023 ; ; Quartus Prime Version ; 19.1.0 Build 670 09/22/2019 SJ Lite Edition ; ; Revision Name ; RAM2GS ; ; Top-level Entity Name ; RAM2GS ; ; Family ; MAX II ; -; Total logic elements ; 184 ; +; Total logic elements ; 197 ; ; Total pins ; 63 ; ; Total virtual pins ; 0 ; ; UFM blocks ; 1 / 1 ( 100 % ) ; @@ -162,34 +162,34 @@ https://fpgasoftware.intel.com/eula. +---------------------------------------------+-------+ ; Resource ; Usage ; +---------------------------------------------+-------+ -; Total logic elements ; 184 ; -; -- Combinational with no register ; 86 ; -; -- Register only ; 30 ; -; -- Combinational with a register ; 68 ; +; Total logic elements ; 197 ; +; -- Combinational with no register ; 93 ; +; -- Register only ; 34 ; +; -- Combinational with a register ; 70 ; ; ; ; ; Logic element usage by number of LUT inputs ; ; -; -- 4 input functions ; 57 ; -; -- 3 input functions ; 46 ; +; -- 4 input functions ; 62 ; +; -- 3 input functions ; 50 ; ; -- 2 input functions ; 42 ; ; -- 1 input functions ; 8 ; ; -- 0 input functions ; 1 ; ; ; ; ; Logic elements by mode ; ; -; -- normal mode ; 168 ; +; -- normal mode ; 181 ; ; -- arithmetic mode ; 16 ; ; -- qfbk mode ; 0 ; ; -- register cascade mode ; 0 ; -; -- synchronous clear/load mode ; 10 ; +; -- synchronous clear/load mode ; 11 ; ; -- asynchronous clear/load mode ; 0 ; ; ; ; -; Total registers ; 98 ; +; Total registers ; 104 ; ; Total logic cells in carry chains ; 17 ; ; I/O pins ; 63 ; ; UFM blocks ; 1 ; ; Maximum fan-out node ; RCLK ; -; Maximum fan-out ; 55 ; -; Total fan-out ; 662 ; -; Average fan-out ; 2.67 ; +; Maximum fan-out ; 61 ; +; Total fan-out ; 705 ; +; Average fan-out ; 2.70 ; +---------------------------------------------+-------+ @@ -198,7 +198,7 @@ https://fpgasoftware.intel.com/eula. +-----------------------------------------------------------+-------------+--------------+------------+------+--------------+--------------+-------------------+------------------+-----------------+------------+------------------------------------------------------------------------+---------------------+--------------+ ; Compilation Hierarchy Node ; Logic Cells ; LC Registers ; UFM Blocks ; Pins ; Virtual Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Carry Chain LCs ; Packed LCs ; Full Hierarchy Name ; Entity Name ; Library Name ; +-----------------------------------------------------------+-------------+--------------+------------+------+--------------+--------------+-------------------+------------------+-----------------+------------+------------------------------------------------------------------------+---------------------+--------------+ -; |RAM2GS ; 184 (184) ; 98 ; 1 ; 63 ; 0 ; 86 (86) ; 30 (30) ; 68 (68) ; 17 (17) ; 0 (0) ; |RAM2GS ; RAM2GS ; work ; +; |RAM2GS ; 197 (197) ; 104 ; 1 ; 63 ; 0 ; 93 (93) ; 34 (34) ; 70 (70) ; 17 (17) ; 0 (0) ; |RAM2GS ; RAM2GS ; work ; ; |UFM:UFM_inst| ; 0 (0) ; 0 ; 1 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |RAM2GS|UFM:UFM_inst ; UFM ; work ; ; |UFM_altufm_none_unv:UFM_altufm_none_unv_component| ; 0 (0) ; 0 ; 1 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |RAM2GS|UFM:UFM_inst|UFM_altufm_none_unv:UFM_altufm_none_unv_component ; UFM_altufm_none_unv ; work ; +-----------------------------------------------------------+-------------+--------------+------------+------+--------------+--------------+-------------------+------------------+-----------------+------------+------------------------------------------------------------------------+---------------------+--------------+ @@ -219,8 +219,8 @@ Note: For table entries with two numbers listed, the numbers in parentheses indi +----------------------------------------------+-------+ ; Statistic ; Value ; +----------------------------------------------+-------+ -; Total registers ; 98 ; -; Number of registers using Synchronous Clear ; 6 ; +; Total registers ; 104 ; +; Number of registers using Synchronous Clear ; 7 ; ; Number of registers using Synchronous Load ; 4 ; ; Number of registers using Asynchronous Clear ; 0 ; ; Number of registers using Asynchronous Load ; 0 ; @@ -247,22 +247,20 @@ Note: For table entries with two numbers listed, the numbers in parentheses indi +--------------------+-----------+---------------+----------------------+------------------------+------------+----------------------------+ ; Multiplexer Inputs ; Bus Width ; Baseline Area ; Area if Restructured ; Saving if Restructured ; Registered ; Example Multiplexer Output ; +--------------------+-----------+---------------+----------------------+------------------------+------------+----------------------------+ -; 3:1 ; 2 bits ; 4 LEs ; 4 LEs ; 0 LEs ; Yes ; |RAM2GS|S[1] ; +; 3:1 ; 2 bits ; 4 LEs ; 4 LEs ; 0 LEs ; Yes ; |RAM2GS|S[0] ; ; 3:1 ; 2 bits ; 4 LEs ; 2 LEs ; 2 LEs ; Yes ; |RAM2GS|CmdLEDEN ; ; 4:1 ; 2 bits ; 4 LEs ; 4 LEs ; 0 LEs ; Yes ; |RAM2GS|C1Submitted ; +--------------------+-----------+---------------+----------------------+------------------------+------------+----------------------------+ -+-------------------------------------------------------------------------------------------------------------------+ -; Port Connectivity Checks: "UFM:UFM_inst" ; -+---------+--------+----------+-------------------------------------------------------------------------------------+ -; Port ; Type ; Severity ; Details ; -+---------+--------+----------+-------------------------------------------------------------------------------------+ -; ardin ; Input ; Info ; Stuck at GND ; -; busy ; Output ; Info ; Connected to dangling logic. Logic that only feeds a dangling port will be removed. ; -; osc ; Output ; Info ; Connected to dangling logic. Logic that only feeds a dangling port will be removed. ; -; rtpbusy ; Output ; Info ; Connected to dangling logic. Logic that only feeds a dangling port will be removed. ; -+---------+--------+----------+-------------------------------------------------------------------------------------+ ++-----------------------------------------------------------------------------------------------------------------+ +; Port Connectivity Checks: "UFM:UFM_inst" ; ++-------+--------+----------+-------------------------------------------------------------------------------------+ +; Port ; Type ; Severity ; Details ; ++-------+--------+----------+-------------------------------------------------------------------------------------+ +; ardin ; Input ; Info ; Stuck at GND ; +; osc ; Output ; Info ; Connected to dangling logic. Logic that only feeds a dangling port will be removed. ; ++-------+--------+----------+-------------------------------------------------------------------------------------+ +-------------------------------+ @@ -271,7 +269,7 @@ Note: For table entries with two numbers listed, the numbers in parentheses indi Info: ******************************************************************* Info: Running Quartus Prime Analysis & Synthesis Info: Version 19.1.0 Build 670 09/22/2019 SJ Lite Edition - Info: Processing started: Thu Sep 21 05:37:46 2023 + Info: Processing started: Fri Sep 29 09:32:58 2023 Info: Command: quartus_map --read_settings_files=on --write_settings_files=off RAM2GS-MAXII -c RAM2GS Info (20032): Parallel compilation is enabled and will use up to 4 processors Info (12021): Found 1 design units, including 1 entities, in source file //mac/icloud/repos/ram2gs/cpld/ram2gs-max.v @@ -290,17 +288,17 @@ Warning (14632): Output pin "Dout[4]" driven by bidirectional pin "RD[4]" cannot Warning (14632): Output pin "Dout[5]" driven by bidirectional pin "RD[5]" cannot be tri-stated File: //Mac/iCloud/Repos/RAM2GS/CPLD/RAM2GS-MAX.v Line: 27 Warning (14632): Output pin "Dout[6]" driven by bidirectional pin "RD[6]" cannot be tri-stated File: //Mac/iCloud/Repos/RAM2GS/CPLD/RAM2GS-MAX.v Line: 27 Warning (14632): Output pin "Dout[7]" driven by bidirectional pin "RD[7]" cannot be tri-stated File: //Mac/iCloud/Repos/RAM2GS/CPLD/RAM2GS-MAX.v Line: 27 -Info (21057): Implemented 248 device resources after synthesis - the final resource count might be different +Info (21057): Implemented 261 device resources after synthesis - the final resource count might be different Info (21058): Implemented 25 input pins Info (21059): Implemented 30 output pins Info (21060): Implemented 8 bidirectional pins - Info (21061): Implemented 184 logic cells + Info (21061): Implemented 197 logic cells Info (21070): Implemented 1 User Flash Memory blocks Info (144001): Generated suppressed messages file /Repos/RAM2GS/CPLD/MAXII/output_files/RAM2GS.map.smsg Info: Quartus Prime Analysis & Synthesis was successful. 0 errors, 8 warnings - Info: Peak virtual memory: 13149 megabytes - Info: Processing ended: Thu Sep 21 05:38:17 2023 - Info: Elapsed time: 00:00:31 + Info: Peak virtual memory: 13133 megabytes + Info: Processing ended: Fri Sep 29 09:33:19 2023 + Info: Elapsed time: 00:00:21 Info: Total CPU time (on all processors): 00:00:47 diff --git a/CPLD/MAXII/output_files/RAM2GS.map.summary b/CPLD/MAXII/output_files/RAM2GS.map.summary index 80c5483..d9746d3 100644 --- a/CPLD/MAXII/output_files/RAM2GS.map.summary +++ b/CPLD/MAXII/output_files/RAM2GS.map.summary @@ -1,9 +1,9 @@ -Analysis & Synthesis Status : Successful - Thu Sep 21 05:38:17 2023 +Analysis & Synthesis Status : Successful - Fri Sep 29 09:33:19 2023 Quartus Prime Version : 19.1.0 Build 670 09/22/2019 SJ Lite Edition Revision Name : RAM2GS Top-level Entity Name : RAM2GS Family : MAX II -Total logic elements : 184 +Total logic elements : 197 Total pins : 63 Total virtual pins : 0 UFM blocks : 1 / 1 ( 100 % ) diff --git a/CPLD/MAXII/output_files/RAM2GS.pof b/CPLD/MAXII/output_files/RAM2GS.pof index 8eed162..9320b88 100644 Binary files a/CPLD/MAXII/output_files/RAM2GS.pof and b/CPLD/MAXII/output_files/RAM2GS.pof differ diff --git a/CPLD/MAXII/output_files/RAM2GS.sta.rpt b/CPLD/MAXII/output_files/RAM2GS.sta.rpt index f46f4f7..5053fc0 100644 --- a/CPLD/MAXII/output_files/RAM2GS.sta.rpt +++ b/CPLD/MAXII/output_files/RAM2GS.sta.rpt @@ -1,5 +1,5 @@ Timing Analyzer report for RAM2GS -Thu Sep 21 05:38:29 2023 +Fri Sep 29 09:33:27 2023 Quartus Prime Version 19.1.0 Build 670 09/22/2019 SJ Lite Edition @@ -17,13 +17,13 @@ Quartus Prime Version 19.1.0 Build 670 09/22/2019 SJ Lite Edition 9. Recovery Summary 10. Removal Summary 11. Minimum Pulse Width Summary - 12. Setup: 'DRCLK' - 13. Setup: 'ARCLK' + 12. Setup: 'ARCLK' + 13. Setup: 'DRCLK' 14. Setup: 'RCLK' 15. Setup: 'nCRAS' 16. Setup: 'PHI2' - 17. Hold: 'ARCLK' - 18. Hold: 'DRCLK' + 17. Hold: 'DRCLK' + 18. Hold: 'ARCLK' 19. Hold: 'PHI2' 20. Hold: 'nCRAS' 21. Hold: 'RCLK' @@ -88,7 +88,7 @@ https://fpgasoftware.intel.com/eula. ; ; ; ; Usage by Processor ; % Time Used ; ; Processor 1 ; 100.0% ; -; Processor 2 ; 0.0% ; +; Processor 2 ; 0.1% ; +----------------------------+-------------+ @@ -97,8 +97,8 @@ https://fpgasoftware.intel.com/eula. +-------------------+--------+--------------------------+ ; SDC File Path ; Status ; Read at ; +-------------------+--------+--------------------------+ -; ../RAM2GS.sdc ; OK ; Thu Sep 21 05:38:29 2023 ; -; ../RAM2GS-MAX.sdc ; OK ; Thu Sep 21 05:38:29 2023 ; +; ../RAM2GS.sdc ; OK ; Fri Sep 29 09:33:27 2023 ; +; ../RAM2GS-MAX.sdc ; OK ; Fri Sep 29 09:33:27 2023 ; +-------------------+--------+--------------------------+ @@ -123,8 +123,8 @@ https://fpgasoftware.intel.com/eula. +-----------+-----------------+------------+------+ ; 10.0 MHz ; 10.0 MHz ; ARCLK ; ; ; 10.0 MHz ; 10.0 MHz ; DRCLK ; ; -; 35.93 MHz ; 35.93 MHz ; PHI2 ; ; -; 87.43 MHz ; 87.43 MHz ; RCLK ; ; +; 32.24 MHz ; 32.24 MHz ; PHI2 ; ; +; 90.74 MHz ; 90.74 MHz ; RCLK ; ; +-----------+-----------------+------------+------+ This panel reports FMAX for every clock in the design, regardless of the user-specified clock periods. FMAX is only computed for paths where the source and destination registers or ports are driven by the same clock. Paths of different clocks, including generated clocks, are ignored. For paths between a clock and its inversion, FMAX is computed as if the rising and falling edges are scaled along with FMAX, such that the duty cycle (in terms of a percentage) is maintained. Altera recommends that you always use clock constraints and other slack reports for sign-off analysis. @@ -134,11 +134,11 @@ This panel reports FMAX for every clock in the design, regardless of the user-sp +-------+---------+---------------+ ; Clock ; Slack ; End Point TNS ; +-------+---------+---------------+ -; DRCLK ; -15.744 ; -15.744 ; -; ARCLK ; -15.723 ; -15.723 ; -; RCLK ; -7.153 ; -69.927 ; -; nCRAS ; 0.358 ; 0.000 ; -; PHI2 ; 0.545 ; 0.000 ; +; ARCLK ; -15.724 ; -15.724 ; +; DRCLK ; -15.649 ; -15.649 ; +; RCLK ; -7.823 ; -68.940 ; +; nCRAS ; 0.324 ; 0.000 ; +; PHI2 ; 0.552 ; 0.000 ; +-------+---------+---------------+ @@ -147,11 +147,11 @@ This panel reports FMAX for every clock in the design, regardless of the user-sp +-------+---------+---------------+ ; Clock ; Slack ; End Point TNS ; +-------+---------+---------------+ -; ARCLK ; -16.277 ; -16.277 ; -; DRCLK ; -16.276 ; -16.276 ; -; PHI2 ; -0.517 ; -1.433 ; -; nCRAS ; 0.177 ; 0.000 ; -; RCLK ; 1.111 ; 0.000 ; +; DRCLK ; -16.401 ; -16.401 ; +; ARCLK ; -16.276 ; -16.276 ; +; PHI2 ; -0.482 ; -1.385 ; +; nCRAS ; 0.180 ; 0.000 ; +; RCLK ; 1.108 ; 0.000 ; +-------+---------+---------------+ @@ -181,133 +181,133 @@ No paths to report. +-------+---------+---------------+ -+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ -; Setup: 'DRCLK' ; -+---------+---------------------------------------------------------------------------------------------+---------------------------------------------------------------------------------------------+--------------+-------------+--------------+------------+------------+ -; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ; -+---------+---------------------------------------------------------------------------------------------+---------------------------------------------------------------------------------------------+--------------+-------------+--------------+------------+------------+ -; -15.744 ; DRDIn ; UFM:UFM_inst|UFM_altufm_none_unv:UFM_altufm_none_unv_component|wire_maxii_ufm_block1_drdout ; RCLK ; DRCLK ; 8.000 ; -2.195 ; 1.549 ; -; -15.724 ; DRShift ; UFM:UFM_inst|UFM_altufm_none_unv:UFM_altufm_none_unv_component|wire_maxii_ufm_block1_drdout ; RCLK ; DRCLK ; 8.000 ; -2.195 ; 1.529 ; -; 100.000 ; UFM:UFM_inst|UFM_altufm_none_unv:UFM_altufm_none_unv_component|wire_maxii_ufm_block1_drdout ; UFM:UFM_inst|UFM_altufm_none_unv:UFM_altufm_none_unv_component|wire_maxii_ufm_block1_drdout ; DRCLK ; DRCLK ; 200.000 ; 0.000 ; 80.000 ; -+---------+---------------------------------------------------------------------------------------------+---------------------------------------------------------------------------------------------+--------------+-------------+--------------+------------+------------+ - - +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Setup: 'ARCLK' ; +---------+---------------------------------------------------------------------------------------------------------+---------------------------------------------------------------------------------------------------------+--------------+-------------+--------------+------------+------------+ ; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ; +---------+---------------------------------------------------------------------------------------------------------+---------------------------------------------------------------------------------------------------------+--------------+-------------+--------------+------------+------------+ -; -15.723 ; ARShift ; UFM:UFM_inst|UFM_altufm_none_unv:UFM_altufm_none_unv_component|maxii_ufm_block1~OBSERVABLEADDRESSREGOUT ; RCLK ; ARCLK ; 8.000 ; -1.619 ; 2.104 ; +; -15.724 ; ARShift ; UFM:UFM_inst|UFM_altufm_none_unv:UFM_altufm_none_unv_component|maxii_ufm_block1~OBSERVABLEADDRESSREGOUT ; RCLK ; ARCLK ; 8.000 ; -2.195 ; 1.529 ; ; 100.000 ; UFM:UFM_inst|UFM_altufm_none_unv:UFM_altufm_none_unv_component|maxii_ufm_block1~OBSERVABLEADDRESSREGOUT ; UFM:UFM_inst|UFM_altufm_none_unv:UFM_altufm_none_unv_component|maxii_ufm_block1~OBSERVABLEADDRESSREGOUT ; ARCLK ; ARCLK ; 200.000 ; 0.000 ; 80.000 ; +---------+---------------------------------------------------------------------------------------------------------+---------------------------------------------------------------------------------------------------------+--------------+-------------+--------------+------------+------------+ -+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ -; Setup: 'RCLK' ; -+--------+---------------------------------------------------------------------------------------------+-------------+--------------+-------------+--------------+------------+------------+ -; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ; -+--------+---------------------------------------------------------------------------------------------+-------------+--------------+-------------+--------------+------------+------------+ -; -7.153 ; FWEr ; nRCAS~reg0 ; nCRAS ; RCLK ; 1.000 ; -2.607 ; 5.213 ; -; -7.077 ; FWEr ; nRowColSel ; nCRAS ; RCLK ; 1.000 ; -2.607 ; 5.137 ; -; -6.989 ; FWEr ; nRWE~reg0 ; nCRAS ; RCLK ; 1.000 ; -2.607 ; 5.049 ; -; -6.783 ; FWEr ; nRCS~reg0 ; nCRAS ; RCLK ; 1.000 ; -2.607 ; 4.843 ; -; -6.655 ; CBR ; nRCS~reg0 ; nCRAS ; RCLK ; 1.000 ; -2.607 ; 4.715 ; -; -6.568 ; CBR ; nRCAS~reg0 ; nCRAS ; RCLK ; 1.000 ; -2.607 ; 4.628 ; -; -6.492 ; CBR ; nRowColSel ; nCRAS ; RCLK ; 1.000 ; -2.607 ; 4.552 ; -; -6.404 ; CBR ; nRWE~reg0 ; nCRAS ; RCLK ; 1.000 ; -2.607 ; 4.464 ; -; -6.343 ; CmdSubmitted ; DRDIn ; PHI2 ; RCLK ; 1.000 ; -3.158 ; 3.852 ; -; -6.343 ; CmdSubmitted ; DRCLK ; PHI2 ; RCLK ; 1.000 ; -3.158 ; 3.852 ; -; -6.334 ; CBR ; RCKEEN ; nCRAS ; RCLK ; 1.000 ; -2.607 ; 4.394 ; -; -6.220 ; FWEr ; RCKEEN ; nCRAS ; RCLK ; 1.000 ; -2.607 ; 4.280 ; -; -5.605 ; CmdSubmitted ; LEDEN ; PHI2 ; RCLK ; 1.000 ; -3.158 ; 3.114 ; -; -5.599 ; CmdSubmitted ; n8MEGEN ; PHI2 ; RCLK ; 1.000 ; -3.158 ; 3.108 ; -; -5.577 ; CmdDRCLK ; DRCLK ; PHI2 ; RCLK ; 1.000 ; -3.158 ; 3.086 ; -; -5.296 ; CmdDRDIn ; DRDIn ; PHI2 ; RCLK ; 1.000 ; -3.158 ; 2.805 ; -; -5.243 ; Cmdn8MEGEN ; n8MEGEN ; PHI2 ; RCLK ; 1.000 ; -3.158 ; 2.752 ; -; -5.224 ; CmdLEDEN ; LEDEN ; PHI2 ; RCLK ; 1.000 ; -3.158 ; 2.733 ; -; -4.658 ; CmdUFMPrgm ; UFMErase ; PHI2 ; RCLK ; 1.000 ; -3.158 ; 2.167 ; -; -4.655 ; CmdUFMPrgm ; UFMProgram ; PHI2 ; RCLK ; 1.000 ; -3.158 ; 2.164 ; -; -4.396 ; CmdUFMErase ; UFMErase ; PHI2 ; RCLK ; 1.000 ; -3.158 ; 1.905 ; -; -4.393 ; CmdUFMErase ; UFMProgram ; PHI2 ; RCLK ; 1.000 ; -3.158 ; 1.902 ; -; -0.901 ; PHI2 ; PHI2r ; PHI2 ; RCLK ; 1.000 ; 3.348 ; 4.916 ; -; -0.822 ; nCRAS ; RASr ; nCRAS ; RCLK ; 1.000 ; 3.348 ; 4.837 ; -; -0.665 ; nCCAS ; CASr ; nCCAS ; RCLK ; 1.000 ; 3.348 ; 4.680 ; -; 0.099 ; PHI2 ; PHI2r ; PHI2 ; RCLK ; 2.000 ; 3.348 ; 4.916 ; -; 0.178 ; nCRAS ; RASr ; nCRAS ; RCLK ; 2.000 ; 3.348 ; 4.837 ; -; 0.335 ; nCCAS ; CASr ; nCCAS ; RCLK ; 2.000 ; 3.348 ; 4.680 ; -; 1.951 ; UFM:UFM_inst|UFM_altufm_none_unv:UFM_altufm_none_unv_component|wire_maxii_ufm_block1_drdout ; UFMD ; DRCLK ; RCLK ; 8.000 ; 2.195 ; 7.911 ; -; 1.973 ; UFM:UFM_inst|UFM_altufm_none_unv:UFM_altufm_none_unv_component|wire_maxii_ufm_block1_drdout ; n8MEGEN ; DRCLK ; RCLK ; 8.000 ; 2.195 ; 7.889 ; -; 1.975 ; UFM:UFM_inst|UFM_altufm_none_unv:UFM_altufm_none_unv_component|wire_maxii_ufm_block1_drdout ; LEDEN ; DRCLK ; RCLK ; 8.000 ; 2.195 ; 7.887 ; -; 4.562 ; Ready ; n8MEGEN ; RCLK ; RCLK ; 16.000 ; 0.000 ; 11.105 ; -; 4.647 ; InitReady ; nRWE~reg0 ; RCLK ; RCLK ; 16.000 ; 0.000 ; 11.020 ; -; 4.845 ; InitReady ; nRCS~reg0 ; RCLK ; RCLK ; 16.000 ; 0.000 ; 10.822 ; -; 4.945 ; S[0] ; nRWE~reg0 ; RCLK ; RCLK ; 16.000 ; 0.000 ; 10.722 ; -; 5.143 ; S[0] ; nRCS~reg0 ; RCLK ; RCLK ; 16.000 ; 0.000 ; 10.524 ; -; 5.168 ; FS[17] ; n8MEGEN ; RCLK ; RCLK ; 16.000 ; 0.000 ; 10.499 ; -; 5.459 ; FS[17] ; LEDEN ; RCLK ; RCLK ; 16.000 ; 0.000 ; 10.208 ; -; 5.603 ; S[1] ; nRWE~reg0 ; RCLK ; RCLK ; 16.000 ; 0.000 ; 10.064 ; -; 5.801 ; S[1] ; nRCS~reg0 ; RCLK ; RCLK ; 16.000 ; 0.000 ; 9.866 ; -; 6.158 ; FS[0] ; n8MEGEN ; RCLK ; RCLK ; 16.000 ; 0.000 ; 9.509 ; -; 6.164 ; InitReady ; RA10 ; RCLK ; RCLK ; 16.000 ; 0.000 ; 9.503 ; -; 6.298 ; FS[16] ; n8MEGEN ; RCLK ; RCLK ; 16.000 ; 0.000 ; 9.369 ; -; 6.441 ; FS[2] ; n8MEGEN ; RCLK ; RCLK ; 16.000 ; 0.000 ; 9.226 ; -; 6.462 ; S[0] ; RA10 ; RCLK ; RCLK ; 16.000 ; 0.000 ; 9.205 ; -; 6.496 ; FS[17] ; UFMInitDone ; RCLK ; RCLK ; 16.000 ; 0.000 ; 9.171 ; -; 6.589 ; FS[16] ; LEDEN ; RCLK ; RCLK ; 16.000 ; 0.000 ; 9.078 ; -; 6.614 ; InitReady ; nRCAS~reg0 ; RCLK ; RCLK ; 16.000 ; 0.000 ; 9.053 ; -; 6.620 ; FS[1] ; n8MEGEN ; RCLK ; RCLK ; 16.000 ; 0.000 ; 9.047 ; -; 6.752 ; FS[17] ; DRShift ; RCLK ; RCLK ; 16.000 ; 0.000 ; 8.915 ; -; 6.762 ; FS[12] ; UFMInitDone ; RCLK ; RCLK ; 16.000 ; 0.000 ; 8.905 ; -; 6.794 ; FS[7] ; n8MEGEN ; RCLK ; RCLK ; 16.000 ; 0.000 ; 8.873 ; -; 6.910 ; FS[11] ; UFMInitDone ; RCLK ; RCLK ; 16.000 ; 0.000 ; 8.757 ; -; 6.912 ; S[0] ; nRCAS~reg0 ; RCLK ; RCLK ; 16.000 ; 0.000 ; 8.755 ; -; 7.065 ; FS[17] ; DRCLK ; RCLK ; RCLK ; 16.000 ; 0.000 ; 8.602 ; -; 7.081 ; FS[12] ; UFMReqErase ; RCLK ; RCLK ; 16.000 ; 0.000 ; 8.586 ; -; 7.090 ; FS[13] ; UFMInitDone ; RCLK ; RCLK ; 16.000 ; 0.000 ; 8.577 ; -; 7.120 ; S[1] ; RA10 ; RCLK ; RCLK ; 16.000 ; 0.000 ; 8.547 ; -; 7.121 ; UFMInitDone ; n8MEGEN ; RCLK ; RCLK ; 16.000 ; 0.000 ; 8.546 ; -; 7.140 ; InitReady ; IS[2] ; RCLK ; RCLK ; 16.000 ; 0.000 ; 8.527 ; -; 7.151 ; FS[5] ; n8MEGEN ; RCLK ; RCLK ; 16.000 ; 0.000 ; 8.516 ; -; 7.180 ; Ready ; UFMD ; RCLK ; RCLK ; 16.000 ; 0.000 ; 8.487 ; -; 7.229 ; FS[11] ; UFMReqErase ; RCLK ; RCLK ; 16.000 ; 0.000 ; 8.438 ; -; 7.264 ; FS[7] ; LEDEN ; RCLK ; RCLK ; 16.000 ; 0.000 ; 8.403 ; -; 7.377 ; FS[17] ; ARCLK ; RCLK ; RCLK ; 16.000 ; 0.000 ; 8.290 ; -; 7.380 ; FS[17] ; UFMReqErase ; RCLK ; RCLK ; 16.000 ; 0.000 ; 8.287 ; -; 7.382 ; IS[2] ; nRCS~reg0 ; RCLK ; RCLK ; 16.000 ; 0.000 ; 8.285 ; -; 7.385 ; RASr2 ; nRWE~reg0 ; RCLK ; RCLK ; 16.000 ; 0.000 ; 8.282 ; -; 7.409 ; FS[13] ; UFMReqErase ; RCLK ; RCLK ; 16.000 ; 0.000 ; 8.258 ; -; 7.412 ; UFMInitDone ; LEDEN ; RCLK ; RCLK ; 16.000 ; 0.000 ; 8.255 ; -; 7.438 ; S[0] ; IS[2] ; RCLK ; RCLK ; 16.000 ; 0.000 ; 8.229 ; -; 7.447 ; FS[10] ; UFMInitDone ; RCLK ; RCLK ; 16.000 ; 0.000 ; 8.220 ; -; 7.479 ; FS[4] ; LEDEN ; RCLK ; RCLK ; 16.000 ; 0.000 ; 8.188 ; -; 7.506 ; IS[1] ; nRCS~reg0 ; RCLK ; RCLK ; 16.000 ; 0.000 ; 8.161 ; -; 7.558 ; FS[6] ; n8MEGEN ; RCLK ; RCLK ; 16.000 ; 0.000 ; 8.109 ; -; 7.570 ; S[1] ; nRCAS~reg0 ; RCLK ; RCLK ; 16.000 ; 0.000 ; 8.097 ; -; 7.583 ; RASr2 ; nRCS~reg0 ; RCLK ; RCLK ; 16.000 ; 0.000 ; 8.084 ; -; 7.606 ; FS[6] ; LEDEN ; RCLK ; RCLK ; 16.000 ; 0.000 ; 8.061 ; -; 7.626 ; FS[16] ; UFMInitDone ; RCLK ; RCLK ; 16.000 ; 0.000 ; 8.041 ; -; 7.641 ; InitReady ; IS[3] ; RCLK ; RCLK ; 16.000 ; 0.000 ; 8.026 ; -; 7.645 ; InitReady ; IS[1] ; RCLK ; RCLK ; 16.000 ; 0.000 ; 8.022 ; -; 7.711 ; S[0] ; Ready ; RCLK ; RCLK ; 16.000 ; 0.000 ; 7.956 ; -; 7.762 ; RASr2 ; nRCAS~reg0 ; RCLK ; RCLK ; 16.000 ; 0.000 ; 7.905 ; -; 7.766 ; FS[10] ; UFMReqErase ; RCLK ; RCLK ; 16.000 ; 0.000 ; 7.901 ; -; 7.786 ; FS[17] ; UFMD ; RCLK ; RCLK ; 16.000 ; 0.000 ; 7.881 ; -; 7.871 ; FS[3] ; n8MEGEN ; RCLK ; RCLK ; 16.000 ; 0.000 ; 7.796 ; -; 7.882 ; FS[16] ; DRShift ; RCLK ; RCLK ; 16.000 ; 0.000 ; 7.785 ; -; 7.939 ; S[0] ; IS[3] ; RCLK ; RCLK ; 16.000 ; 0.000 ; 7.728 ; -; 7.943 ; S[0] ; IS[1] ; RCLK ; RCLK ; 16.000 ; 0.000 ; 7.724 ; -; 7.961 ; InitReady ; nRRAS~reg0 ; RCLK ; RCLK ; 16.000 ; 0.000 ; 7.706 ; -; 8.058 ; FS[15] ; UFMInitDone ; RCLK ; RCLK ; 16.000 ; 0.000 ; 7.609 ; -; 8.072 ; IS[3] ; nRCS~reg0 ; RCLK ; RCLK ; 16.000 ; 0.000 ; 7.595 ; -; 8.096 ; S[1] ; IS[2] ; RCLK ; RCLK ; 16.000 ; 0.000 ; 7.571 ; -; 8.130 ; FS[7] ; DRShift ; RCLK ; RCLK ; 16.000 ; 0.000 ; 7.537 ; -; 8.195 ; FS[16] ; DRCLK ; RCLK ; RCLK ; 16.000 ; 0.000 ; 7.472 ; -; 8.203 ; Ready ; nRCS~reg0 ; RCLK ; RCLK ; 16.000 ; 0.000 ; 7.464 ; -; 8.221 ; FS[14] ; UFMInitDone ; RCLK ; RCLK ; 16.000 ; 0.000 ; 7.446 ; -; 8.259 ; S[0] ; nRRAS~reg0 ; RCLK ; RCLK ; 16.000 ; 0.000 ; 7.408 ; -; 8.301 ; FS[7] ; UFMInitDone ; RCLK ; RCLK ; 16.000 ; 0.000 ; 7.366 ; -; 8.309 ; FS[5] ; LEDEN ; RCLK ; RCLK ; 16.000 ; 0.000 ; 7.358 ; -+--------+---------------------------------------------------------------------------------------------+-------------+--------------+-------------+--------------+------------+------------+ ++---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +; Setup: 'DRCLK' ; ++---------+---------------------------------------------------------------------------------------------+---------------------------------------------------------------------------------------------+--------------+-------------+--------------+------------+------------+ +; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ; ++---------+---------------------------------------------------------------------------------------------+---------------------------------------------------------------------------------------------+--------------+-------------+--------------+------------+------------+ +; -15.649 ; DRDIn ; UFM:UFM_inst|UFM_altufm_none_unv:UFM_altufm_none_unv_component|wire_maxii_ufm_block1_drdout ; RCLK ; DRCLK ; 8.000 ; -1.607 ; 2.042 ; +; -15.599 ; DRShift ; UFM:UFM_inst|UFM_altufm_none_unv:UFM_altufm_none_unv_component|wire_maxii_ufm_block1_drdout ; RCLK ; DRCLK ; 8.000 ; -1.607 ; 1.992 ; +; 100.000 ; UFM:UFM_inst|UFM_altufm_none_unv:UFM_altufm_none_unv_component|wire_maxii_ufm_block1_drdout ; UFM:UFM_inst|UFM_altufm_none_unv:UFM_altufm_none_unv_component|wire_maxii_ufm_block1_drdout ; DRCLK ; DRCLK ; 200.000 ; 0.000 ; 80.000 ; ++---------+---------------------------------------------------------------------------------------------+---------------------------------------------------------------------------------------------+--------------+-------------+--------------+------------+------------+ + + ++----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +; Setup: 'RCLK' ; ++--------+---------------------------------------------------------------------------------------------+-----------------+--------------+-------------+--------------+------------+------------+ +; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ; ++--------+---------------------------------------------------------------------------------------------+-----------------+--------------+-------------+--------------+------------+------------+ +; -7.823 ; FWEr ; nRowColSel ; nCRAS ; RCLK ; 1.000 ; -2.572 ; 5.918 ; +; -7.324 ; CBR ; nRowColSel ; nCRAS ; RCLK ; 1.000 ; -2.572 ; 5.419 ; +; -7.096 ; FWEr ; nRCAS~reg0 ; nCRAS ; RCLK ; 1.000 ; -2.572 ; 5.191 ; +; -6.701 ; FWEr ; nRCS~reg0 ; nCRAS ; RCLK ; 1.000 ; -2.572 ; 4.796 ; +; -6.597 ; CBR ; nRCAS~reg0 ; nCRAS ; RCLK ; 1.000 ; -2.572 ; 4.692 ; +; -6.494 ; FWEr ; nRWE~reg0 ; nCRAS ; RCLK ; 1.000 ; -2.572 ; 4.589 ; +; -6.373 ; FWEr ; RCKEEN ; nCRAS ; RCLK ; 1.000 ; -2.572 ; 4.468 ; +; -6.323 ; CmdSubmitted ; DRCLK ; PHI2 ; RCLK ; 1.000 ; -3.158 ; 3.832 ; +; -6.319 ; CmdSubmitted ; DRDIn ; PHI2 ; RCLK ; 1.000 ; -3.158 ; 3.828 ; +; -6.202 ; CBR ; nRCS~reg0 ; nCRAS ; RCLK ; 1.000 ; -2.572 ; 4.297 ; +; -5.995 ; CBR ; nRWE~reg0 ; nCRAS ; RCLK ; 1.000 ; -2.572 ; 4.090 ; +; -5.909 ; CBR ; RCKEEN ; nCRAS ; RCLK ; 1.000 ; -2.572 ; 4.004 ; +; -5.602 ; CmdSubmitted ; n8MEGEN ; PHI2 ; RCLK ; 1.000 ; -3.158 ; 3.111 ; +; -5.601 ; CmdSubmitted ; LEDEN ; PHI2 ; RCLK ; 1.000 ; -3.158 ; 3.110 ; +; -5.410 ; CmdLEDEN ; LEDEN ; PHI2 ; RCLK ; 1.000 ; -3.158 ; 2.919 ; +; -5.272 ; CmdDRDIn ; DRDIn ; PHI2 ; RCLK ; 1.000 ; -3.158 ; 2.781 ; +; -5.241 ; Cmdn8MEGEN ; n8MEGEN ; PHI2 ; RCLK ; 1.000 ; -3.158 ; 2.750 ; +; -5.137 ; CmdDRCLK ; DRCLK ; PHI2 ; RCLK ; 1.000 ; -3.158 ; 2.646 ; +; -4.113 ; CmdUFMErase ; CmdUFMEraseSync ; PHI2 ; RCLK ; 1.000 ; -3.158 ; 1.622 ; +; -4.110 ; CmdUFMPrgm ; CmdUFMPrgmSync ; PHI2 ; RCLK ; 1.000 ; -3.158 ; 1.619 ; +; -0.922 ; PHI2 ; PHI2r ; PHI2 ; RCLK ; 1.000 ; 3.348 ; 4.937 ; +; -0.801 ; nCRAS ; RASr ; nCRAS ; RCLK ; 1.000 ; 3.348 ; 4.816 ; +; -0.662 ; nCCAS ; CASr ; nCCAS ; RCLK ; 1.000 ; 3.348 ; 4.677 ; +; 0.078 ; PHI2 ; PHI2r ; PHI2 ; RCLK ; 2.000 ; 3.348 ; 4.937 ; +; 0.199 ; nCRAS ; RASr ; nCRAS ; RCLK ; 2.000 ; 3.348 ; 4.816 ; +; 0.338 ; nCCAS ; CASr ; nCCAS ; RCLK ; 2.000 ; 3.348 ; 4.677 ; +; 1.303 ; UFM:UFM_inst|UFM_altufm_none_unv:UFM_altufm_none_unv_component|wire_maxii_ufm_block1_drdout ; LEDEN ; DRCLK ; RCLK ; 8.000 ; 1.607 ; 7.971 ; +; 1.308 ; UFM:UFM_inst|UFM_altufm_none_unv:UFM_altufm_none_unv_component|wire_maxii_ufm_block1_drdout ; n8MEGEN ; DRCLK ; RCLK ; 8.000 ; 1.607 ; 7.966 ; +; 2.552 ; UFM:UFM_inst|UFM_altufm_none_unv:UFM_altufm_none_unv_component|wire_maxii_ufm_block1_drdout ; UFMD ; DRCLK ; RCLK ; 8.000 ; 1.607 ; 6.722 ; +; 4.980 ; FS[7] ; LEDEN ; RCLK ; RCLK ; 16.000 ; 0.000 ; 10.687 ; +; 5.190 ; S[0] ; nRCS~reg0 ; RCLK ; RCLK ; 16.000 ; 0.000 ; 10.477 ; +; 5.565 ; FS[17] ; LEDEN ; RCLK ; RCLK ; 16.000 ; 0.000 ; 10.102 ; +; 5.680 ; InitReady ; nRCS~reg0 ; RCLK ; RCLK ; 16.000 ; 0.000 ; 9.987 ; +; 5.755 ; S[1] ; nRCS~reg0 ; RCLK ; RCLK ; 16.000 ; 0.000 ; 9.912 ; +; 5.884 ; FS[16] ; LEDEN ; RCLK ; RCLK ; 16.000 ; 0.000 ; 9.783 ; +; 6.065 ; FS[7] ; n8MEGEN ; RCLK ; RCLK ; 16.000 ; 0.000 ; 9.602 ; +; 6.121 ; UFMInitDone ; LEDEN ; RCLK ; RCLK ; 16.000 ; 0.000 ; 9.546 ; +; 6.495 ; S[0] ; nRWE~reg0 ; RCLK ; RCLK ; 16.000 ; 0.000 ; 9.172 ; +; 6.650 ; FS[17] ; n8MEGEN ; RCLK ; RCLK ; 16.000 ; 0.000 ; 9.017 ; +; 6.716 ; FS[7] ; UFMD ; RCLK ; RCLK ; 16.000 ; 0.000 ; 8.951 ; +; 6.782 ; S[1] ; nRCAS~reg0 ; RCLK ; RCLK ; 16.000 ; 0.000 ; 8.885 ; +; 6.833 ; FS[6] ; LEDEN ; RCLK ; RCLK ; 16.000 ; 0.000 ; 8.834 ; +; 6.837 ; Ready ; n8MEGEN ; RCLK ; RCLK ; 16.000 ; 0.000 ; 8.830 ; +; 6.870 ; FS[7] ; ARCLK ; RCLK ; RCLK ; 16.000 ; 0.000 ; 8.797 ; +; 6.969 ; FS[16] ; n8MEGEN ; RCLK ; RCLK ; 16.000 ; 0.000 ; 8.698 ; +; 6.985 ; InitReady ; nRWE~reg0 ; RCLK ; RCLK ; 16.000 ; 0.000 ; 8.682 ; +; 6.986 ; FS[5] ; LEDEN ; RCLK ; RCLK ; 16.000 ; 0.000 ; 8.681 ; +; 7.011 ; FS[4] ; LEDEN ; RCLK ; RCLK ; 16.000 ; 0.000 ; 8.656 ; +; 7.060 ; S[1] ; nRWE~reg0 ; RCLK ; RCLK ; 16.000 ; 0.000 ; 8.607 ; +; 7.137 ; FS[7] ; UFMReqErase ; RCLK ; RCLK ; 16.000 ; 0.000 ; 8.530 ; +; 7.196 ; S[0] ; nRRAS~reg0 ; RCLK ; RCLK ; 16.000 ; 0.000 ; 8.471 ; +; 7.206 ; UFMInitDone ; n8MEGEN ; RCLK ; RCLK ; 16.000 ; 0.000 ; 8.461 ; +; 7.272 ; FS[7] ; DRShift ; RCLK ; RCLK ; 16.000 ; 0.000 ; 8.395 ; +; 7.301 ; FS[17] ; UFMD ; RCLK ; RCLK ; 16.000 ; 0.000 ; 8.366 ; +; 7.374 ; FS[16] ; UFMInitDone ; RCLK ; RCLK ; 16.000 ; 0.000 ; 8.293 ; +; 7.399 ; FS[7] ; DRCLK ; RCLK ; RCLK ; 16.000 ; 0.000 ; 8.268 ; +; 7.450 ; S[1] ; RCKEEN ; RCLK ; RCLK ; 16.000 ; 0.000 ; 8.217 ; +; 7.455 ; FS[17] ; ARCLK ; RCLK ; RCLK ; 16.000 ; 0.000 ; 8.212 ; +; 7.480 ; FS[12] ; InitReady ; RCLK ; RCLK ; 16.000 ; 0.000 ; 8.187 ; +; 7.488 ; Ready ; UFMD ; RCLK ; RCLK ; 16.000 ; 0.000 ; 8.179 ; +; 7.537 ; FS[7] ; UFMInitDone ; RCLK ; RCLK ; 16.000 ; 0.000 ; 8.130 ; +; 7.588 ; UFMInitDone ; UFMInitDone ; RCLK ; RCLK ; 16.000 ; 0.000 ; 8.079 ; +; 7.620 ; FS[16] ; UFMD ; RCLK ; RCLK ; 16.000 ; 0.000 ; 8.047 ; +; 7.628 ; FS[11] ; InitReady ; RCLK ; RCLK ; 16.000 ; 0.000 ; 8.039 ; +; 7.686 ; InitReady ; nRRAS~reg0 ; RCLK ; RCLK ; 16.000 ; 0.000 ; 7.981 ; +; 7.716 ; FS[17] ; UFMInitDone ; RCLK ; RCLK ; 16.000 ; 0.000 ; 7.951 ; +; 7.722 ; FS[17] ; UFMReqErase ; RCLK ; RCLK ; 16.000 ; 0.000 ; 7.945 ; +; 7.756 ; S[0] ; nRCAS~reg0 ; RCLK ; RCLK ; 16.000 ; 0.000 ; 7.911 ; +; 7.761 ; S[1] ; nRRAS~reg0 ; RCLK ; RCLK ; 16.000 ; 0.000 ; 7.906 ; +; 7.774 ; FS[16] ; ARCLK ; RCLK ; RCLK ; 16.000 ; 0.000 ; 7.893 ; +; 7.797 ; FS[0] ; n8MEGEN ; RCLK ; RCLK ; 16.000 ; 0.000 ; 7.870 ; +; 7.808 ; FS[13] ; InitReady ; RCLK ; RCLK ; 16.000 ; 0.000 ; 7.859 ; +; 7.857 ; UFMInitDone ; UFMD ; RCLK ; RCLK ; 16.000 ; 0.000 ; 7.810 ; +; 7.857 ; FS[17] ; DRShift ; RCLK ; RCLK ; 16.000 ; 0.000 ; 7.810 ; +; 7.932 ; Ready ; nRCS~reg0 ; RCLK ; RCLK ; 16.000 ; 0.000 ; 7.735 ; +; 7.950 ; FS[6] ; DRShift ; RCLK ; RCLK ; 16.000 ; 0.000 ; 7.717 ; +; 7.969 ; FS[16] ; UFMReqErase ; RCLK ; RCLK ; 16.000 ; 0.000 ; 7.698 ; +; 7.984 ; FS[17] ; DRCLK ; RCLK ; RCLK ; 16.000 ; 0.000 ; 7.683 ; +; 7.998 ; FS[12] ; UFMReqErase ; RCLK ; RCLK ; 16.000 ; 0.000 ; 7.669 ; +; 8.000 ; FS[12] ; UFMInitDone ; RCLK ; RCLK ; 16.000 ; 0.000 ; 7.667 ; +; 8.011 ; UFMInitDone ; ARCLK ; RCLK ; RCLK ; 16.000 ; 0.000 ; 7.656 ; +; 8.071 ; FS[5] ; n8MEGEN ; RCLK ; RCLK ; 16.000 ; 0.000 ; 7.596 ; +; 8.094 ; RASr2 ; nRCS~reg0 ; RCLK ; RCLK ; 16.000 ; 0.000 ; 7.573 ; +; 8.097 ; FS[1] ; n8MEGEN ; RCLK ; RCLK ; 16.000 ; 0.000 ; 7.570 ; +; 8.102 ; FS[5] ; DRShift ; RCLK ; RCLK ; 16.000 ; 0.000 ; 7.565 ; +; 8.128 ; FS[4] ; DRShift ; RCLK ; RCLK ; 16.000 ; 0.000 ; 7.539 ; +; 8.134 ; FS[6] ; ARCLK ; RCLK ; RCLK ; 16.000 ; 0.000 ; 7.533 ; +; 8.146 ; FS[11] ; UFMReqErase ; RCLK ; RCLK ; 16.000 ; 0.000 ; 7.521 ; +; 8.148 ; FS[11] ; UFMInitDone ; RCLK ; RCLK ; 16.000 ; 0.000 ; 7.519 ; +; 8.165 ; FS[10] ; InitReady ; RCLK ; RCLK ; 16.000 ; 0.000 ; 7.502 ; +; 8.171 ; S[0] ; RA10 ; RCLK ; RCLK ; 16.000 ; 0.000 ; 7.496 ; +; 8.176 ; FS[16] ; DRShift ; RCLK ; RCLK ; 16.000 ; 0.000 ; 7.491 ; +; 8.183 ; UFMInitDone ; UFMReqErase ; RCLK ; RCLK ; 16.000 ; 0.000 ; 7.484 ; +; 8.246 ; InitReady ; nRCAS~reg0 ; RCLK ; RCLK ; 16.000 ; 0.000 ; 7.421 ; +; 8.286 ; FS[5] ; ARCLK ; RCLK ; RCLK ; 16.000 ; 0.000 ; 7.381 ; +; 8.301 ; IS[2] ; nRCS~reg0 ; RCLK ; RCLK ; 16.000 ; 0.000 ; 7.366 ; +; 8.303 ; FS[16] ; DRCLK ; RCLK ; RCLK ; 16.000 ; 0.000 ; 7.364 ; +; 8.310 ; Ready ; LEDEN ; RCLK ; RCLK ; 16.000 ; 0.000 ; 7.357 ; +; 8.312 ; FS[4] ; ARCLK ; RCLK ; RCLK ; 16.000 ; 0.000 ; 7.355 ; +; 8.326 ; FS[13] ; UFMReqErase ; RCLK ; RCLK ; 16.000 ; 0.000 ; 7.341 ; ++--------+---------------------------------------------------------------------------------------------+-----------------+--------------+-------------+--------------+------------+------------+ +---------------------------------------------------------------------------------------------------------+ @@ -315,20 +315,20 @@ No paths to report. +---------+-----------+-------------+--------------+-------------+--------------+------------+------------+ ; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ; +---------+-----------+-------------+--------------+-------------+--------------+------------+------------+ -; 0.358 ; Ready ; RBA[0]~reg0 ; RCLK ; nCRAS ; 1.000 ; 2.607 ; 2.916 ; -; 0.779 ; Ready ; RowA[9] ; RCLK ; nCRAS ; 1.000 ; 2.607 ; 2.495 ; -; 0.780 ; Ready ; RBA[1]~reg0 ; RCLK ; nCRAS ; 1.000 ; 2.607 ; 2.494 ; -; 0.789 ; Ready ; RowA[4] ; RCLK ; nCRAS ; 1.000 ; 2.607 ; 2.485 ; -; 0.789 ; Ready ; RowA[6] ; RCLK ; nCRAS ; 1.000 ; 2.607 ; 2.485 ; -; 0.790 ; Ready ; RowA[7] ; RCLK ; nCRAS ; 1.000 ; 2.607 ; 2.484 ; -; 0.791 ; Ready ; RowA[3] ; RCLK ; nCRAS ; 1.000 ; 2.607 ; 2.483 ; -; 1.260 ; Ready ; RowA[2] ; RCLK ; nCRAS ; 1.000 ; 2.607 ; 2.014 ; -; 1.260 ; Ready ; RowA[5] ; RCLK ; nCRAS ; 1.000 ; 2.607 ; 2.014 ; -; 1.261 ; Ready ; RowA[0] ; RCLK ; nCRAS ; 1.000 ; 2.607 ; 2.013 ; -; 1.264 ; Ready ; RowA[8] ; RCLK ; nCRAS ; 1.000 ; 2.607 ; 2.010 ; -; 1.269 ; Ready ; RowA[1] ; RCLK ; nCRAS ; 1.000 ; 2.607 ; 2.005 ; -; 173.113 ; nCCAS ; CBR ; nCCAS ; nCRAS ; 175.000 ; 5.955 ; 7.509 ; -; 348.113 ; nCCAS ; CBR ; nCCAS ; nCRAS ; 350.000 ; 5.955 ; 7.509 ; +; 0.324 ; Ready ; RBA[0]~reg0 ; RCLK ; nCRAS ; 1.000 ; 2.572 ; 2.915 ; +; 0.588 ; Ready ; RowA[2] ; RCLK ; nCRAS ; 1.000 ; 2.572 ; 2.651 ; +; 0.589 ; Ready ; RowA[0] ; RCLK ; nCRAS ; 1.000 ; 2.572 ; 2.650 ; +; 0.594 ; Ready ; RowA[3] ; RCLK ; nCRAS ; 1.000 ; 2.572 ; 2.645 ; +; 0.595 ; Ready ; RowA[1] ; RCLK ; nCRAS ; 1.000 ; 2.572 ; 2.644 ; +; 0.930 ; Ready ; RBA[1]~reg0 ; RCLK ; nCRAS ; 1.000 ; 2.572 ; 2.309 ; +; 0.934 ; Ready ; RowA[9] ; RCLK ; nCRAS ; 1.000 ; 2.572 ; 2.305 ; +; 1.258 ; Ready ; RowA[7] ; RCLK ; nCRAS ; 1.000 ; 2.572 ; 1.981 ; +; 1.258 ; Ready ; RowA[8] ; RCLK ; nCRAS ; 1.000 ; 2.572 ; 1.981 ; +; 1.259 ; Ready ; RowA[4] ; RCLK ; nCRAS ; 1.000 ; 2.572 ; 1.980 ; +; 1.265 ; Ready ; RowA[5] ; RCLK ; nCRAS ; 1.000 ; 2.572 ; 1.974 ; +; 1.266 ; Ready ; RowA[6] ; RCLK ; nCRAS ; 1.000 ; 2.572 ; 1.973 ; +; 173.109 ; nCCAS ; CBR ; nCCAS ; nCRAS ; 175.000 ; 5.920 ; 7.478 ; +; 348.109 ; nCCAS ; CBR ; nCCAS ; nCRAS ; 350.000 ; 5.920 ; 7.478 ; +---------+-----------+-------------+--------------+-------------+--------------+------------+------------+ @@ -337,235 +337,235 @@ No paths to report. +---------+-----------+--------------+--------------+-------------+--------------+------------+------------+ ; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ; +---------+-----------+--------------+--------------+-------------+--------------+------------+------------+ -; 0.545 ; LEDEN ; XOR8MEG ; RCLK ; PHI2 ; 1.000 ; 3.158 ; 3.280 ; -; 1.198 ; Ready ; RA11 ; RCLK ; PHI2 ; 2.000 ; 3.158 ; 3.627 ; -; 1.883 ; n8MEGEN ; RA11 ; RCLK ; PHI2 ; 2.000 ; 3.158 ; 2.942 ; -; 1.925 ; LEDEN ; CmdLEDEN ; RCLK ; PHI2 ; 1.000 ; 3.158 ; 1.900 ; -; 1.963 ; n8MEGEN ; Cmdn8MEGEN ; RCLK ; PHI2 ; 1.000 ; 3.158 ; 1.862 ; -; 161.083 ; Bank[6] ; CmdUFMErase ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 13.584 ; -; 161.083 ; Bank[6] ; CmdUFMPrgm ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 13.584 ; -; 161.083 ; Bank[6] ; CmdDRCLK ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 13.584 ; -; 161.249 ; Bank[7] ; CmdUFMErase ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 13.418 ; -; 161.249 ; Bank[7] ; CmdUFMPrgm ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 13.418 ; -; 161.249 ; Bank[7] ; CmdDRCLK ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 13.418 ; -; 161.787 ; Bank[5] ; CmdUFMErase ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 12.880 ; -; 161.787 ; Bank[5] ; CmdUFMPrgm ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 12.880 ; -; 161.787 ; Bank[5] ; CmdDRCLK ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 12.880 ; -; 161.798 ; Bank[6] ; CmdLEDEN ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 12.869 ; -; 161.798 ; Bank[6] ; CmdSubmitted ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 12.869 ; -; 161.798 ; Bank[6] ; Cmdn8MEGEN ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 12.869 ; -; 161.964 ; Bank[7] ; CmdLEDEN ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 12.703 ; -; 161.964 ; Bank[7] ; CmdSubmitted ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 12.703 ; -; 161.964 ; Bank[7] ; Cmdn8MEGEN ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 12.703 ; -; 162.217 ; Bank[6] ; CmdDRDIn ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 12.450 ; -; 162.289 ; Bank[4] ; CmdUFMErase ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 12.378 ; -; 162.289 ; Bank[4] ; CmdUFMPrgm ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 12.378 ; -; 162.289 ; Bank[4] ; CmdDRCLK ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 12.378 ; -; 162.359 ; Bank[2] ; CmdUFMErase ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 12.308 ; -; 162.359 ; Bank[2] ; CmdUFMPrgm ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 12.308 ; -; 162.359 ; Bank[2] ; CmdDRCLK ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 12.308 ; -; 162.383 ; Bank[7] ; CmdDRDIn ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 12.284 ; -; 162.502 ; Bank[5] ; CmdLEDEN ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 12.165 ; -; 162.502 ; Bank[5] ; CmdSubmitted ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 12.165 ; -; 162.502 ; Bank[5] ; Cmdn8MEGEN ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 12.165 ; -; 162.522 ; Bank[3] ; CmdUFMErase ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 12.145 ; -; 162.522 ; Bank[3] ; CmdUFMPrgm ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 12.145 ; -; 162.522 ; Bank[3] ; CmdDRCLK ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 12.145 ; -; 162.921 ; Bank[5] ; CmdDRDIn ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 11.746 ; -; 163.004 ; Bank[4] ; CmdLEDEN ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 11.663 ; -; 163.004 ; Bank[4] ; CmdSubmitted ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 11.663 ; -; 163.004 ; Bank[4] ; Cmdn8MEGEN ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 11.663 ; -; 163.056 ; Bank[1] ; CmdUFMErase ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 11.611 ; -; 163.056 ; Bank[1] ; CmdUFMPrgm ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 11.611 ; -; 163.056 ; Bank[1] ; CmdDRCLK ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 11.611 ; -; 163.074 ; Bank[2] ; CmdLEDEN ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 11.593 ; -; 163.074 ; Bank[2] ; CmdSubmitted ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 11.593 ; -; 163.074 ; Bank[2] ; Cmdn8MEGEN ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 11.593 ; -; 163.237 ; Bank[3] ; CmdLEDEN ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 11.430 ; -; 163.237 ; Bank[3] ; CmdSubmitted ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 11.430 ; -; 163.237 ; Bank[3] ; Cmdn8MEGEN ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 11.430 ; -; 163.423 ; Bank[4] ; CmdDRDIn ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 11.244 ; -; 163.493 ; Bank[2] ; CmdDRDIn ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 11.174 ; -; 163.570 ; Bank[0] ; CmdUFMErase ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 11.097 ; -; 163.570 ; Bank[0] ; CmdUFMPrgm ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 11.097 ; -; 163.570 ; Bank[0] ; CmdDRCLK ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 11.097 ; -; 163.656 ; Bank[3] ; CmdDRDIn ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 11.011 ; -; 163.771 ; Bank[1] ; CmdLEDEN ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 10.896 ; -; 163.771 ; Bank[1] ; CmdSubmitted ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 10.896 ; -; 163.771 ; Bank[1] ; Cmdn8MEGEN ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 10.896 ; -; 163.824 ; Bank[6] ; XOR8MEG ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 10.843 ; -; 163.990 ; Bank[7] ; XOR8MEG ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 10.677 ; -; 164.000 ; Bank[6] ; UFMOscEN ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 10.667 ; -; 164.000 ; Bank[6] ; CmdEnable ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 10.667 ; -; 164.166 ; Bank[7] ; UFMOscEN ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 10.501 ; -; 164.166 ; Bank[7] ; CmdEnable ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 10.501 ; -; 164.190 ; Bank[1] ; CmdDRDIn ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 10.477 ; -; 164.285 ; Bank[0] ; CmdLEDEN ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 10.382 ; -; 164.285 ; Bank[0] ; CmdSubmitted ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 10.382 ; -; 164.285 ; Bank[0] ; Cmdn8MEGEN ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 10.382 ; -; 164.528 ; Bank[5] ; XOR8MEG ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 10.139 ; -; 164.704 ; Bank[0] ; CmdDRDIn ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 9.963 ; -; 164.704 ; Bank[5] ; UFMOscEN ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 9.963 ; -; 164.704 ; Bank[5] ; CmdEnable ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 9.963 ; -; 165.030 ; Bank[4] ; XOR8MEG ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 9.637 ; -; 165.100 ; Bank[2] ; XOR8MEG ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 9.567 ; -; 165.206 ; Bank[4] ; UFMOscEN ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 9.461 ; -; 165.206 ; Bank[4] ; CmdEnable ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 9.461 ; -; 165.263 ; Bank[3] ; XOR8MEG ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 9.404 ; -; 165.276 ; Bank[2] ; UFMOscEN ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 9.391 ; -; 165.276 ; Bank[2] ; CmdEnable ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 9.391 ; -; 165.439 ; Bank[3] ; UFMOscEN ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 9.228 ; -; 165.439 ; Bank[3] ; CmdEnable ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 9.228 ; -; 165.797 ; Bank[1] ; XOR8MEG ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 8.870 ; -; 165.951 ; Bank[6] ; ADSubmitted ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 8.716 ; -; 165.951 ; Bank[6] ; C1Submitted ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 8.716 ; -; 165.973 ; Bank[1] ; UFMOscEN ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 8.694 ; -; 165.973 ; Bank[1] ; CmdEnable ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 8.694 ; -; 166.117 ; Bank[7] ; ADSubmitted ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 8.550 ; -; 166.117 ; Bank[7] ; C1Submitted ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 8.550 ; -; 166.311 ; Bank[0] ; XOR8MEG ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 8.356 ; -; 166.487 ; Bank[0] ; UFMOscEN ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 8.180 ; -; 166.487 ; Bank[0] ; CmdEnable ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 8.180 ; -; 166.655 ; Bank[5] ; ADSubmitted ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 8.012 ; -; 166.655 ; Bank[5] ; C1Submitted ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 8.012 ; -; 167.157 ; Bank[4] ; ADSubmitted ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 7.510 ; -; 167.157 ; Bank[4] ; C1Submitted ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 7.510 ; -; 167.227 ; Bank[2] ; ADSubmitted ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 7.440 ; -; 167.227 ; Bank[2] ; C1Submitted ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 7.440 ; -; 167.390 ; Bank[3] ; ADSubmitted ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 7.277 ; -; 167.390 ; Bank[3] ; C1Submitted ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 7.277 ; -; 167.924 ; Bank[1] ; ADSubmitted ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 6.743 ; -; 167.924 ; Bank[1] ; C1Submitted ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 6.743 ; -; 168.438 ; Bank[0] ; ADSubmitted ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 6.229 ; +; 0.552 ; LEDEN ; XOR8MEG ; RCLK ; PHI2 ; 1.000 ; 3.158 ; 3.273 ; +; 1.304 ; Ready ; RA11 ; RCLK ; PHI2 ; 2.000 ; 3.158 ; 3.521 ; +; 1.895 ; n8MEGEN ; RA11 ; RCLK ; PHI2 ; 2.000 ; 3.158 ; 2.930 ; +; 1.900 ; LEDEN ; CmdLEDEN ; RCLK ; PHI2 ; 1.000 ; 3.158 ; 1.925 ; +; 1.928 ; n8MEGEN ; Cmdn8MEGEN ; RCLK ; PHI2 ; 1.000 ; 3.158 ; 1.897 ; +; 159.491 ; Bank[1] ; CmdLEDEN ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 15.176 ; +; 159.491 ; Bank[1] ; CmdSubmitted ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 15.176 ; +; 159.491 ; Bank[1] ; Cmdn8MEGEN ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 15.176 ; +; 160.274 ; Bank[2] ; CmdLEDEN ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 14.393 ; +; 160.274 ; Bank[2] ; CmdSubmitted ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 14.393 ; +; 160.274 ; Bank[2] ; Cmdn8MEGEN ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 14.393 ; +; 160.907 ; Bank[6] ; CmdLEDEN ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 13.760 ; +; 160.907 ; Bank[6] ; CmdSubmitted ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 13.760 ; +; 160.907 ; Bank[6] ; Cmdn8MEGEN ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 13.760 ; +; 160.955 ; Bank[3] ; CmdLEDEN ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 13.712 ; +; 160.955 ; Bank[3] ; CmdSubmitted ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 13.712 ; +; 160.955 ; Bank[3] ; Cmdn8MEGEN ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 13.712 ; +; 161.067 ; Bank[5] ; CmdLEDEN ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 13.600 ; +; 161.067 ; Bank[5] ; CmdSubmitted ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 13.600 ; +; 161.067 ; Bank[5] ; Cmdn8MEGEN ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 13.600 ; +; 161.235 ; Bank[1] ; CmdUFMPrgm ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 13.432 ; +; 161.235 ; Bank[1] ; CmdUFMErase ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 13.432 ; +; 161.469 ; Bank[0] ; CmdLEDEN ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 13.198 ; +; 161.469 ; Bank[0] ; CmdSubmitted ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 13.198 ; +; 161.469 ; Bank[0] ; Cmdn8MEGEN ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 13.198 ; +; 161.604 ; Bank[7] ; CmdLEDEN ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 13.063 ; +; 161.604 ; Bank[7] ; CmdSubmitted ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 13.063 ; +; 161.604 ; Bank[7] ; Cmdn8MEGEN ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 13.063 ; +; 162.018 ; Bank[2] ; CmdUFMPrgm ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 12.649 ; +; 162.018 ; Bank[2] ; CmdUFMErase ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 12.649 ; +; 162.098 ; Bank[1] ; CmdDRDIn ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 12.569 ; +; 162.098 ; Bank[1] ; CmdDRCLK ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 12.569 ; +; 162.105 ; Bank[4] ; CmdLEDEN ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 12.562 ; +; 162.105 ; Bank[4] ; CmdSubmitted ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 12.562 ; +; 162.105 ; Bank[4] ; Cmdn8MEGEN ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 12.562 ; +; 162.558 ; Bank[1] ; XOR8MEG ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 12.109 ; +; 162.651 ; Bank[6] ; CmdUFMPrgm ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 12.016 ; +; 162.651 ; Bank[6] ; CmdUFMErase ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 12.016 ; +; 162.699 ; Bank[3] ; CmdUFMPrgm ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 11.968 ; +; 162.699 ; Bank[3] ; CmdUFMErase ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 11.968 ; +; 162.811 ; Bank[5] ; CmdUFMPrgm ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 11.856 ; +; 162.811 ; Bank[5] ; CmdUFMErase ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 11.856 ; +; 162.881 ; Bank[2] ; CmdDRDIn ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 11.786 ; +; 162.881 ; Bank[2] ; CmdDRCLK ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 11.786 ; +; 163.213 ; Bank[0] ; CmdUFMPrgm ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 11.454 ; +; 163.213 ; Bank[0] ; CmdUFMErase ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 11.454 ; +; 163.266 ; Bank[1] ; UFMOscEN ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 11.401 ; +; 163.269 ; Bank[1] ; CmdEnable ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 11.398 ; +; 163.341 ; Bank[2] ; XOR8MEG ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 11.326 ; +; 163.348 ; Bank[7] ; CmdUFMPrgm ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 11.319 ; +; 163.348 ; Bank[7] ; CmdUFMErase ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 11.319 ; +; 163.514 ; Bank[6] ; CmdDRDIn ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 11.153 ; +; 163.514 ; Bank[6] ; CmdDRCLK ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 11.153 ; +; 163.562 ; Bank[3] ; CmdDRDIn ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 11.105 ; +; 163.562 ; Bank[3] ; CmdDRCLK ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 11.105 ; +; 163.674 ; Bank[5] ; CmdDRDIn ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 10.993 ; +; 163.674 ; Bank[5] ; CmdDRCLK ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 10.993 ; +; 163.849 ; Bank[4] ; CmdUFMPrgm ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 10.818 ; +; 163.849 ; Bank[4] ; CmdUFMErase ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 10.818 ; +; 163.974 ; Bank[6] ; XOR8MEG ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 10.693 ; +; 164.022 ; Bank[3] ; XOR8MEG ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 10.645 ; +; 164.049 ; Bank[2] ; UFMOscEN ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 10.618 ; +; 164.052 ; Bank[2] ; CmdEnable ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 10.615 ; +; 164.076 ; Bank[0] ; CmdDRDIn ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 10.591 ; +; 164.076 ; Bank[0] ; CmdDRCLK ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 10.591 ; +; 164.134 ; Bank[5] ; XOR8MEG ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 10.533 ; +; 164.211 ; Bank[7] ; CmdDRDIn ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 10.456 ; +; 164.211 ; Bank[7] ; CmdDRCLK ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 10.456 ; +; 164.536 ; Bank[0] ; XOR8MEG ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 10.131 ; +; 164.671 ; Bank[7] ; XOR8MEG ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 9.996 ; +; 164.677 ; Bank[6] ; UFMOscEN ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 9.990 ; +; 164.680 ; Bank[6] ; CmdEnable ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 9.987 ; +; 164.712 ; Bank[4] ; CmdDRDIn ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 9.955 ; +; 164.712 ; Bank[4] ; CmdDRCLK ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 9.955 ; +; 164.730 ; Bank[3] ; UFMOscEN ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 9.937 ; +; 164.733 ; Bank[3] ; CmdEnable ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 9.934 ; +; 164.837 ; Bank[5] ; UFMOscEN ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 9.830 ; +; 164.840 ; Bank[5] ; CmdEnable ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 9.827 ; +; 165.172 ; Bank[4] ; XOR8MEG ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 9.495 ; +; 165.244 ; Bank[0] ; UFMOscEN ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 9.423 ; +; 165.247 ; Bank[0] ; CmdEnable ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 9.420 ; +; 165.374 ; Bank[7] ; UFMOscEN ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 9.293 ; +; 165.377 ; Bank[7] ; CmdEnable ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 9.290 ; +; 165.421 ; Bank[1] ; C1Submitted ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 9.246 ; +; 165.421 ; Bank[1] ; ADSubmitted ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 9.246 ; +; 165.875 ; Bank[4] ; UFMOscEN ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 8.792 ; +; 165.878 ; Bank[4] ; CmdEnable ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 8.789 ; +; 166.204 ; Bank[2] ; C1Submitted ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 8.463 ; +; 166.204 ; Bank[2] ; ADSubmitted ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 8.463 ; +; 166.837 ; Bank[6] ; C1Submitted ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 7.830 ; +; 166.837 ; Bank[6] ; ADSubmitted ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 7.830 ; +; 166.885 ; Bank[3] ; C1Submitted ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 7.782 ; +; 166.885 ; Bank[3] ; ADSubmitted ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 7.782 ; +; 166.997 ; Bank[5] ; C1Submitted ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 7.670 ; +; 166.997 ; Bank[5] ; ADSubmitted ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 7.670 ; +; 167.399 ; Bank[0] ; C1Submitted ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 7.268 ; +; 167.399 ; Bank[0] ; ADSubmitted ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 7.268 ; +; 167.534 ; Bank[7] ; C1Submitted ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 7.133 ; +; 167.534 ; Bank[7] ; ADSubmitted ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 7.133 ; +; 168.035 ; Bank[4] ; C1Submitted ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 6.632 ; +---------+-----------+--------------+--------------+-------------+--------------+------------+------------+ -+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ -; Hold: 'ARCLK' ; -+---------+---------------------------------------------------------------------------------------------------------+---------------------------------------------------------------------------------------------------------+--------------+-------------+--------------+------------+------------+ -; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ; -+---------+---------------------------------------------------------------------------------------------------------+---------------------------------------------------------------------------------------------------------+--------------+-------------+--------------+------------+------------+ -; -16.277 ; ARShift ; UFM:UFM_inst|UFM_altufm_none_unv:UFM_altufm_none_unv_component|maxii_ufm_block1~OBSERVABLEADDRESSREGOUT ; RCLK ; ARCLK ; 0.000 ; -1.619 ; 2.104 ; -; 60.000 ; UFM:UFM_inst|UFM_altufm_none_unv:UFM_altufm_none_unv_component|maxii_ufm_block1~OBSERVABLEADDRESSREGOUT ; UFM:UFM_inst|UFM_altufm_none_unv:UFM_altufm_none_unv_component|maxii_ufm_block1~OBSERVABLEADDRESSREGOUT ; ARCLK ; ARCLK ; 0.000 ; 0.000 ; 80.000 ; -+---------+---------------------------------------------------------------------------------------------------------+---------------------------------------------------------------------------------------------------------+--------------+-------------+--------------+------------+------------+ - - +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Hold: 'DRCLK' ; +---------+---------------------------------------------------------------------------------------------+---------------------------------------------------------------------------------------------+--------------+-------------+--------------+------------+------------+ ; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ; +---------+---------------------------------------------------------------------------------------------+---------------------------------------------------------------------------------------------+--------------+-------------+--------------+------------+------------+ -; -16.276 ; DRShift ; UFM:UFM_inst|UFM_altufm_none_unv:UFM_altufm_none_unv_component|wire_maxii_ufm_block1_drdout ; RCLK ; DRCLK ; 0.000 ; -2.195 ; 1.529 ; -; -16.256 ; DRDIn ; UFM:UFM_inst|UFM_altufm_none_unv:UFM_altufm_none_unv_component|wire_maxii_ufm_block1_drdout ; RCLK ; DRCLK ; 0.000 ; -2.195 ; 1.549 ; +; -16.401 ; DRShift ; UFM:UFM_inst|UFM_altufm_none_unv:UFM_altufm_none_unv_component|wire_maxii_ufm_block1_drdout ; RCLK ; DRCLK ; 0.000 ; -1.607 ; 1.992 ; +; -16.351 ; DRDIn ; UFM:UFM_inst|UFM_altufm_none_unv:UFM_altufm_none_unv_component|wire_maxii_ufm_block1_drdout ; RCLK ; DRCLK ; 0.000 ; -1.607 ; 2.042 ; ; 60.000 ; UFM:UFM_inst|UFM_altufm_none_unv:UFM_altufm_none_unv_component|wire_maxii_ufm_block1_drdout ; UFM:UFM_inst|UFM_altufm_none_unv:UFM_altufm_none_unv_component|wire_maxii_ufm_block1_drdout ; DRCLK ; DRCLK ; 0.000 ; 0.000 ; 80.000 ; +---------+---------------------------------------------------------------------------------------------+---------------------------------------------------------------------------------------------+--------------+-------------+--------------+------------+------------+ ++---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +; Hold: 'ARCLK' ; ++---------+---------------------------------------------------------------------------------------------------------+---------------------------------------------------------------------------------------------------------+--------------+-------------+--------------+------------+------------+ +; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ; ++---------+---------------------------------------------------------------------------------------------------------+---------------------------------------------------------------------------------------------------------+--------------+-------------+--------------+------------+------------+ +; -16.276 ; ARShift ; UFM:UFM_inst|UFM_altufm_none_unv:UFM_altufm_none_unv_component|maxii_ufm_block1~OBSERVABLEADDRESSREGOUT ; RCLK ; ARCLK ; 0.000 ; -2.195 ; 1.529 ; +; 60.000 ; UFM:UFM_inst|UFM_altufm_none_unv:UFM_altufm_none_unv_component|maxii_ufm_block1~OBSERVABLEADDRESSREGOUT ; UFM:UFM_inst|UFM_altufm_none_unv:UFM_altufm_none_unv_component|maxii_ufm_block1~OBSERVABLEADDRESSREGOUT ; ARCLK ; ARCLK ; 0.000 ; 0.000 ; 80.000 ; ++---------+---------------------------------------------------------------------------------------------------------+---------------------------------------------------------------------------------------------------------+--------------+-------------+--------------+------------+------------+ + + +------------------------------------------------------------------------------------------------------------+ ; Hold: 'PHI2' ; +---------+-------------+--------------+--------------+-------------+--------------+------------+------------+ ; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ; +---------+-------------+--------------+--------------+-------------+--------------+------------+------------+ -; -0.517 ; n8MEGEN ; Cmdn8MEGEN ; RCLK ; PHI2 ; -1.000 ; 3.158 ; 1.862 ; -; -0.479 ; LEDEN ; CmdLEDEN ; RCLK ; PHI2 ; -1.000 ; 3.158 ; 1.900 ; -; -0.437 ; n8MEGEN ; RA11 ; RCLK ; PHI2 ; 0.000 ; 3.158 ; 2.942 ; -; 0.248 ; Ready ; RA11 ; RCLK ; PHI2 ; 0.000 ; 3.158 ; 3.627 ; -; 0.901 ; LEDEN ; XOR8MEG ; RCLK ; PHI2 ; -1.000 ; 3.158 ; 3.280 ; -; 1.668 ; UFMOscEN ; UFMOscEN ; PHI2 ; PHI2 ; 0.000 ; 0.000 ; 1.889 ; -; 1.909 ; XOR8MEG ; XOR8MEG ; PHI2 ; PHI2 ; 0.000 ; 0.000 ; 2.130 ; -; 2.134 ; CmdEnable ; CmdEnable ; PHI2 ; PHI2 ; 0.000 ; 0.000 ; 2.355 ; -; 2.332 ; C1Submitted ; UFMOscEN ; PHI2 ; PHI2 ; 0.000 ; 0.000 ; 2.553 ; -; 2.332 ; C1Submitted ; CmdEnable ; PHI2 ; PHI2 ; 0.000 ; 0.000 ; 2.553 ; -; 4.449 ; CmdEnable ; XOR8MEG ; PHI2 ; PHI2 ; 0.000 ; 0.000 ; 4.670 ; -; 5.001 ; ADSubmitted ; UFMOscEN ; PHI2 ; PHI2 ; 0.000 ; 0.000 ; 5.222 ; -; 5.001 ; ADSubmitted ; CmdEnable ; PHI2 ; PHI2 ; 0.000 ; 0.000 ; 5.222 ; -; 6.056 ; CmdEnable ; CmdDRDIn ; PHI2 ; PHI2 ; 0.000 ; 0.000 ; 6.277 ; -; 6.475 ; CmdEnable ; CmdLEDEN ; PHI2 ; PHI2 ; 0.000 ; 0.000 ; 6.696 ; -; 6.475 ; CmdEnable ; CmdSubmitted ; PHI2 ; PHI2 ; 0.000 ; 0.000 ; 6.696 ; -; 6.475 ; CmdEnable ; Cmdn8MEGEN ; PHI2 ; PHI2 ; 0.000 ; 0.000 ; 6.696 ; -; 7.190 ; CmdEnable ; CmdUFMErase ; PHI2 ; PHI2 ; 0.000 ; 0.000 ; 7.411 ; -; 7.190 ; CmdEnable ; CmdUFMPrgm ; PHI2 ; PHI2 ; 0.000 ; 0.000 ; 7.411 ; -; 7.190 ; CmdEnable ; CmdDRCLK ; PHI2 ; PHI2 ; 0.000 ; 0.000 ; 7.411 ; -; 178.853 ; XOR8MEG ; RA11 ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 4.074 ; -; 179.466 ; Bank[0] ; ADSubmitted ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 4.687 ; -; 179.980 ; Bank[1] ; ADSubmitted ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 5.201 ; -; 180.514 ; Bank[3] ; ADSubmitted ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 5.735 ; -; 180.677 ; Bank[2] ; ADSubmitted ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 5.898 ; -; 180.747 ; Bank[4] ; ADSubmitted ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 5.968 ; -; 180.813 ; Bank[0] ; C1Submitted ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 6.034 ; -; 180.913 ; Bank[0] ; CmdEnable ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 6.134 ; -; 181.249 ; Bank[5] ; ADSubmitted ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 6.470 ; -; 181.327 ; Bank[1] ; C1Submitted ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 6.548 ; -; 181.427 ; Bank[1] ; CmdEnable ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 6.648 ; -; 181.605 ; Bank[0] ; UFMOscEN ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 6.826 ; -; 181.787 ; Bank[7] ; ADSubmitted ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 7.008 ; -; 181.861 ; Bank[3] ; C1Submitted ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 7.082 ; -; 181.953 ; Bank[6] ; ADSubmitted ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 7.174 ; -; 181.961 ; Bank[3] ; CmdEnable ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 7.182 ; -; 182.024 ; Bank[2] ; C1Submitted ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 7.245 ; -; 182.094 ; Bank[4] ; C1Submitted ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 7.315 ; -; 182.119 ; Bank[1] ; UFMOscEN ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 7.340 ; -; 182.124 ; Bank[2] ; CmdEnable ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 7.345 ; -; 182.194 ; Bank[4] ; CmdEnable ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 7.415 ; -; 182.596 ; Bank[5] ; C1Submitted ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 7.817 ; -; 182.653 ; Bank[3] ; UFMOscEN ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 7.874 ; -; 182.696 ; Bank[5] ; CmdEnable ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 7.917 ; -; 182.816 ; Bank[2] ; UFMOscEN ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 8.037 ; -; 182.886 ; Bank[4] ; UFMOscEN ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 8.107 ; -; 183.134 ; Bank[7] ; C1Submitted ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 8.355 ; -; 183.135 ; Bank[0] ; XOR8MEG ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 8.356 ; -; 183.234 ; Bank[7] ; CmdEnable ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 8.455 ; -; 183.300 ; Bank[6] ; C1Submitted ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 8.521 ; -; 183.388 ; Bank[5] ; UFMOscEN ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 8.609 ; -; 183.400 ; Bank[6] ; CmdEnable ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 8.621 ; -; 183.649 ; Bank[1] ; XOR8MEG ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 8.870 ; -; 183.926 ; Bank[7] ; UFMOscEN ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 9.147 ; -; 184.092 ; Bank[6] ; UFMOscEN ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 9.313 ; -; 184.183 ; Bank[3] ; XOR8MEG ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 9.404 ; -; 184.346 ; Bank[2] ; XOR8MEG ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 9.567 ; -; 184.416 ; Bank[4] ; XOR8MEG ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 9.637 ; -; 184.742 ; Bank[0] ; CmdDRDIn ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 9.963 ; -; 184.918 ; Bank[5] ; XOR8MEG ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 10.139 ; -; 185.161 ; Bank[0] ; CmdLEDEN ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 10.382 ; -; 185.161 ; Bank[0] ; CmdSubmitted ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 10.382 ; -; 185.161 ; Bank[0] ; Cmdn8MEGEN ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 10.382 ; -; 185.256 ; Bank[1] ; CmdDRDIn ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 10.477 ; -; 185.456 ; Bank[7] ; XOR8MEG ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 10.677 ; -; 185.622 ; Bank[6] ; XOR8MEG ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 10.843 ; -; 185.675 ; Bank[1] ; CmdLEDEN ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 10.896 ; -; 185.675 ; Bank[1] ; CmdSubmitted ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 10.896 ; -; 185.675 ; Bank[1] ; Cmdn8MEGEN ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 10.896 ; -; 185.790 ; Bank[3] ; CmdDRDIn ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 11.011 ; -; 185.876 ; Bank[0] ; CmdUFMErase ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 11.097 ; -; 185.876 ; Bank[0] ; CmdUFMPrgm ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 11.097 ; -; 185.876 ; Bank[0] ; CmdDRCLK ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 11.097 ; -; 185.953 ; Bank[2] ; CmdDRDIn ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 11.174 ; -; 186.023 ; Bank[4] ; CmdDRDIn ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 11.244 ; -; 186.209 ; Bank[3] ; CmdLEDEN ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 11.430 ; -; 186.209 ; Bank[3] ; CmdSubmitted ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 11.430 ; -; 186.209 ; Bank[3] ; Cmdn8MEGEN ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 11.430 ; -; 186.372 ; Bank[2] ; CmdLEDEN ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 11.593 ; -; 186.372 ; Bank[2] ; CmdSubmitted ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 11.593 ; -; 186.372 ; Bank[2] ; Cmdn8MEGEN ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 11.593 ; -; 186.390 ; Bank[1] ; CmdUFMErase ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 11.611 ; -; 186.390 ; Bank[1] ; CmdUFMPrgm ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 11.611 ; -; 186.390 ; Bank[1] ; CmdDRCLK ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 11.611 ; -; 186.442 ; Bank[4] ; CmdLEDEN ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 11.663 ; -; 186.442 ; Bank[4] ; CmdSubmitted ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 11.663 ; -; 186.442 ; Bank[4] ; Cmdn8MEGEN ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 11.663 ; -; 186.525 ; Bank[5] ; CmdDRDIn ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 11.746 ; -; 186.924 ; Bank[3] ; CmdUFMErase ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 12.145 ; -; 186.924 ; Bank[3] ; CmdUFMPrgm ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 12.145 ; -; 186.924 ; Bank[3] ; CmdDRCLK ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 12.145 ; -; 186.944 ; Bank[5] ; CmdLEDEN ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 12.165 ; -; 186.944 ; Bank[5] ; CmdSubmitted ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 12.165 ; -; 186.944 ; Bank[5] ; Cmdn8MEGEN ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 12.165 ; -; 187.063 ; Bank[7] ; CmdDRDIn ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 12.284 ; -; 187.087 ; Bank[2] ; CmdUFMErase ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 12.308 ; -; 187.087 ; Bank[2] ; CmdUFMPrgm ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 12.308 ; -; 187.087 ; Bank[2] ; CmdDRCLK ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 12.308 ; -; 187.157 ; Bank[4] ; CmdUFMErase ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 12.378 ; -; 187.157 ; Bank[4] ; CmdUFMPrgm ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 12.378 ; +; -0.482 ; n8MEGEN ; Cmdn8MEGEN ; RCLK ; PHI2 ; -1.000 ; 3.158 ; 1.897 ; +; -0.454 ; LEDEN ; CmdLEDEN ; RCLK ; PHI2 ; -1.000 ; 3.158 ; 1.925 ; +; -0.449 ; n8MEGEN ; RA11 ; RCLK ; PHI2 ; 0.000 ; 3.158 ; 2.930 ; +; 0.142 ; Ready ; RA11 ; RCLK ; PHI2 ; 0.000 ; 3.158 ; 3.521 ; +; 0.894 ; LEDEN ; XOR8MEG ; RCLK ; PHI2 ; -1.000 ; 3.158 ; 3.273 ; +; 1.661 ; UFMOscEN ; UFMOscEN ; PHI2 ; PHI2 ; 0.000 ; 0.000 ; 1.882 ; +; 1.875 ; C1Submitted ; CmdEnable ; PHI2 ; PHI2 ; 0.000 ; 0.000 ; 2.096 ; +; 2.220 ; XOR8MEG ; XOR8MEG ; PHI2 ; PHI2 ; 0.000 ; 0.000 ; 2.441 ; +; 2.321 ; C1Submitted ; UFMOscEN ; PHI2 ; PHI2 ; 0.000 ; 0.000 ; 2.542 ; +; 2.428 ; ADSubmitted ; CmdEnable ; PHI2 ; PHI2 ; 0.000 ; 0.000 ; 2.649 ; +; 2.686 ; CmdEnable ; CmdEnable ; PHI2 ; PHI2 ; 0.000 ; 0.000 ; 2.907 ; +; 2.874 ; ADSubmitted ; UFMOscEN ; PHI2 ; PHI2 ; 0.000 ; 0.000 ; 3.095 ; +; 3.077 ; CmdUFMErase ; CmdUFMPrgm ; PHI2 ; PHI2 ; 0.000 ; 0.000 ; 3.298 ; +; 3.077 ; CmdUFMErase ; CmdUFMErase ; PHI2 ; PHI2 ; 0.000 ; 0.000 ; 3.298 ; +; 4.952 ; CmdEnable ; XOR8MEG ; PHI2 ; PHI2 ; 0.000 ; 0.000 ; 5.173 ; +; 5.124 ; CmdUFMPrgm ; CmdUFMPrgm ; PHI2 ; PHI2 ; 0.000 ; 0.000 ; 5.345 ; +; 5.124 ; CmdUFMPrgm ; CmdUFMErase ; PHI2 ; PHI2 ; 0.000 ; 0.000 ; 5.345 ; +; 5.409 ; CmdEnable ; CmdDRDIn ; PHI2 ; PHI2 ; 0.000 ; 0.000 ; 5.630 ; +; 5.409 ; CmdEnable ; CmdDRCLK ; PHI2 ; PHI2 ; 0.000 ; 0.000 ; 5.630 ; +; 6.275 ; CmdEnable ; CmdUFMPrgm ; PHI2 ; PHI2 ; 0.000 ; 0.000 ; 6.496 ; +; 6.275 ; CmdEnable ; CmdUFMErase ; PHI2 ; PHI2 ; 0.000 ; 0.000 ; 6.496 ; +; 8.019 ; CmdEnable ; CmdLEDEN ; PHI2 ; PHI2 ; 0.000 ; 0.000 ; 8.240 ; +; 8.019 ; CmdEnable ; CmdSubmitted ; PHI2 ; PHI2 ; 0.000 ; 0.000 ; 8.240 ; +; 8.019 ; CmdEnable ; Cmdn8MEGEN ; PHI2 ; PHI2 ; 0.000 ; 0.000 ; 8.240 ; +; 178.944 ; XOR8MEG ; RA11 ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 4.165 ; +; 179.758 ; Bank[4] ; ADSubmitted ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 4.979 ; +; 180.249 ; Bank[4] ; C1Submitted ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 5.470 ; +; 180.259 ; Bank[7] ; ADSubmitted ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 5.480 ; +; 180.389 ; Bank[0] ; ADSubmitted ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 5.610 ; +; 180.750 ; Bank[7] ; C1Submitted ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 5.971 ; +; 180.796 ; Bank[5] ; ADSubmitted ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 6.017 ; +; 180.880 ; Bank[0] ; C1Submitted ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 6.101 ; +; 180.903 ; Bank[3] ; ADSubmitted ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 6.124 ; +; 180.956 ; Bank[6] ; ADSubmitted ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 6.177 ; +; 181.287 ; Bank[5] ; C1Submitted ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 6.508 ; +; 181.394 ; Bank[3] ; C1Submitted ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 6.615 ; +; 181.447 ; Bank[6] ; C1Submitted ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 6.668 ; +; 181.584 ; Bank[2] ; ADSubmitted ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 6.805 ; +; 181.939 ; Bank[4] ; CmdEnable ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 7.160 ; +; 182.075 ; Bank[2] ; C1Submitted ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 7.296 ; +; 182.367 ; Bank[1] ; ADSubmitted ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 7.588 ; +; 182.385 ; Bank[4] ; UFMOscEN ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 7.606 ; +; 182.440 ; Bank[7] ; CmdEnable ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 7.661 ; +; 182.570 ; Bank[0] ; CmdEnable ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 7.791 ; +; 182.858 ; Bank[1] ; C1Submitted ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 8.079 ; +; 182.886 ; Bank[7] ; UFMOscEN ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 8.107 ; +; 182.977 ; Bank[5] ; CmdEnable ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 8.198 ; +; 183.016 ; Bank[0] ; UFMOscEN ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 8.237 ; +; 183.084 ; Bank[3] ; CmdEnable ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 8.305 ; +; 183.137 ; Bank[6] ; CmdEnable ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 8.358 ; +; 183.423 ; Bank[5] ; UFMOscEN ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 8.644 ; +; 183.530 ; Bank[3] ; UFMOscEN ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 8.751 ; +; 183.583 ; Bank[6] ; UFMOscEN ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 8.804 ; +; 183.765 ; Bank[2] ; CmdEnable ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 8.986 ; +; 184.211 ; Bank[2] ; UFMOscEN ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 9.432 ; +; 184.274 ; Bank[4] ; XOR8MEG ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 9.495 ; +; 184.548 ; Bank[1] ; CmdEnable ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 9.769 ; +; 184.734 ; Bank[4] ; CmdDRDIn ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 9.955 ; +; 184.734 ; Bank[4] ; CmdDRCLK ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 9.955 ; +; 184.775 ; Bank[7] ; XOR8MEG ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 9.996 ; +; 184.910 ; Bank[0] ; XOR8MEG ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 10.131 ; +; 184.994 ; Bank[1] ; UFMOscEN ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 10.215 ; +; 185.235 ; Bank[7] ; CmdDRDIn ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 10.456 ; +; 185.235 ; Bank[7] ; CmdDRCLK ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 10.456 ; +; 185.312 ; Bank[5] ; XOR8MEG ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 10.533 ; +; 185.370 ; Bank[0] ; CmdDRDIn ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 10.591 ; +; 185.370 ; Bank[0] ; CmdDRCLK ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 10.591 ; +; 185.424 ; Bank[3] ; XOR8MEG ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 10.645 ; +; 185.472 ; Bank[6] ; XOR8MEG ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 10.693 ; +; 185.597 ; Bank[4] ; CmdUFMPrgm ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 10.818 ; +; 185.597 ; Bank[4] ; CmdUFMErase ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 10.818 ; +; 185.772 ; Bank[5] ; CmdDRDIn ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 10.993 ; +; 185.772 ; Bank[5] ; CmdDRCLK ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 10.993 ; +; 185.884 ; Bank[3] ; CmdDRDIn ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 11.105 ; +; 185.884 ; Bank[3] ; CmdDRCLK ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 11.105 ; +; 185.932 ; Bank[6] ; CmdDRDIn ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 11.153 ; +; 185.932 ; Bank[6] ; CmdDRCLK ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 11.153 ; +; 186.098 ; Bank[7] ; CmdUFMPrgm ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 11.319 ; +; 186.098 ; Bank[7] ; CmdUFMErase ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 11.319 ; +; 186.105 ; Bank[2] ; XOR8MEG ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 11.326 ; +; 186.233 ; Bank[0] ; CmdUFMPrgm ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 11.454 ; +; 186.233 ; Bank[0] ; CmdUFMErase ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 11.454 ; +; 186.565 ; Bank[2] ; CmdDRDIn ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 11.786 ; +; 186.565 ; Bank[2] ; CmdDRCLK ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 11.786 ; +; 186.635 ; Bank[5] ; CmdUFMPrgm ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 11.856 ; +; 186.635 ; Bank[5] ; CmdUFMErase ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 11.856 ; +; 186.747 ; Bank[3] ; CmdUFMPrgm ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 11.968 ; +; 186.747 ; Bank[3] ; CmdUFMErase ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 11.968 ; +; 186.795 ; Bank[6] ; CmdUFMPrgm ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 12.016 ; +; 186.795 ; Bank[6] ; CmdUFMErase ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 12.016 ; +; 186.888 ; Bank[1] ; XOR8MEG ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 12.109 ; +; 187.341 ; Bank[4] ; CmdLEDEN ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 12.562 ; +; 187.341 ; Bank[4] ; CmdSubmitted ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 12.562 ; +; 187.341 ; Bank[4] ; Cmdn8MEGEN ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 12.562 ; +; 187.348 ; Bank[1] ; CmdDRDIn ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 12.569 ; +; 187.348 ; Bank[1] ; CmdDRCLK ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 12.569 ; +; 187.428 ; Bank[2] ; CmdUFMPrgm ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 12.649 ; +; 187.428 ; Bank[2] ; CmdUFMErase ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 12.649 ; +; 187.842 ; Bank[7] ; CmdLEDEN ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 13.063 ; +; 187.842 ; Bank[7] ; CmdSubmitted ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 13.063 ; +---------+-------------+--------------+--------------+-------------+--------------+------------+------------+ @@ -574,129 +574,129 @@ No paths to report. +---------+-----------+-------------+--------------+-------------+--------------+------------+------------+ ; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ; +---------+-----------+-------------+--------------+-------------+--------------+------------+------------+ -; 0.177 ; Ready ; RowA[1] ; RCLK ; nCRAS ; -1.000 ; 2.607 ; 2.005 ; -; 0.182 ; Ready ; RowA[8] ; RCLK ; nCRAS ; -1.000 ; 2.607 ; 2.010 ; -; 0.185 ; Ready ; RowA[0] ; RCLK ; nCRAS ; -1.000 ; 2.607 ; 2.013 ; -; 0.186 ; Ready ; RowA[2] ; RCLK ; nCRAS ; -1.000 ; 2.607 ; 2.014 ; -; 0.186 ; Ready ; RowA[5] ; RCLK ; nCRAS ; -1.000 ; 2.607 ; 2.014 ; -; 0.655 ; Ready ; RowA[3] ; RCLK ; nCRAS ; -1.000 ; 2.607 ; 2.483 ; -; 0.656 ; Ready ; RowA[7] ; RCLK ; nCRAS ; -1.000 ; 2.607 ; 2.484 ; -; 0.657 ; Ready ; RowA[4] ; RCLK ; nCRAS ; -1.000 ; 2.607 ; 2.485 ; -; 0.657 ; Ready ; RowA[6] ; RCLK ; nCRAS ; -1.000 ; 2.607 ; 2.485 ; -; 0.666 ; Ready ; RBA[1]~reg0 ; RCLK ; nCRAS ; -1.000 ; 2.607 ; 2.494 ; -; 0.667 ; Ready ; RowA[9] ; RCLK ; nCRAS ; -1.000 ; 2.607 ; 2.495 ; -; 1.088 ; Ready ; RBA[0]~reg0 ; RCLK ; nCRAS ; -1.000 ; 2.607 ; 2.916 ; -; 1.333 ; nCCAS ; CBR ; nCCAS ; nCRAS ; 0.000 ; 5.955 ; 7.509 ; -; 176.333 ; nCCAS ; CBR ; nCCAS ; nCRAS ; -175.000 ; 5.955 ; 7.509 ; +; 0.180 ; Ready ; RowA[6] ; RCLK ; nCRAS ; -1.000 ; 2.572 ; 1.973 ; +; 0.181 ; Ready ; RowA[5] ; RCLK ; nCRAS ; -1.000 ; 2.572 ; 1.974 ; +; 0.187 ; Ready ; RowA[4] ; RCLK ; nCRAS ; -1.000 ; 2.572 ; 1.980 ; +; 0.188 ; Ready ; RowA[7] ; RCLK ; nCRAS ; -1.000 ; 2.572 ; 1.981 ; +; 0.188 ; Ready ; RowA[8] ; RCLK ; nCRAS ; -1.000 ; 2.572 ; 1.981 ; +; 0.512 ; Ready ; RowA[9] ; RCLK ; nCRAS ; -1.000 ; 2.572 ; 2.305 ; +; 0.516 ; Ready ; RBA[1]~reg0 ; RCLK ; nCRAS ; -1.000 ; 2.572 ; 2.309 ; +; 0.851 ; Ready ; RowA[1] ; RCLK ; nCRAS ; -1.000 ; 2.572 ; 2.644 ; +; 0.852 ; Ready ; RowA[3] ; RCLK ; nCRAS ; -1.000 ; 2.572 ; 2.645 ; +; 0.857 ; Ready ; RowA[0] ; RCLK ; nCRAS ; -1.000 ; 2.572 ; 2.650 ; +; 0.858 ; Ready ; RowA[2] ; RCLK ; nCRAS ; -1.000 ; 2.572 ; 2.651 ; +; 1.122 ; Ready ; RBA[0]~reg0 ; RCLK ; nCRAS ; -1.000 ; 2.572 ; 2.915 ; +; 1.337 ; nCCAS ; CBR ; nCCAS ; nCRAS ; 0.000 ; 5.920 ; 7.478 ; +; 176.337 ; nCCAS ; CBR ; nCCAS ; nCRAS ; -175.000 ; 5.920 ; 7.478 ; +---------+-----------+-------------+--------------+-------------+--------------+------------+------------+ -+---------------------------------------------------------------------------------------------------------+ -; Hold: 'RCLK' ; -+-------+-------------+-------------+--------------+-------------+--------------+------------+------------+ -; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ; -+-------+-------------+-------------+--------------+-------------+--------------+------------+------------+ -; 1.111 ; nCCAS ; CASr ; nCCAS ; RCLK ; 0.000 ; 3.348 ; 4.680 ; -; 1.268 ; nCRAS ; RASr ; nCRAS ; RCLK ; 0.000 ; 3.348 ; 4.837 ; -; 1.347 ; PHI2 ; PHI2r ; PHI2 ; RCLK ; 0.000 ; 3.348 ; 4.916 ; -; 1.395 ; CASr2 ; CASr3 ; RCLK ; RCLK ; 0.000 ; 0.000 ; 1.616 ; -; 1.640 ; FS[0] ; FS[0] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 1.861 ; -; 1.659 ; FS[17] ; FS[17] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 1.880 ; -; 1.729 ; IS[3] ; RA10 ; RCLK ; RCLK ; 0.000 ; 0.000 ; 1.950 ; -; 1.899 ; InitReady ; InitReady ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.120 ; -; 1.964 ; S[0] ; nRowColSel ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.185 ; -; 1.984 ; UFMInitDone ; UFMInitDone ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.205 ; -; 2.108 ; FS[6] ; FS[6] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.329 ; -; 2.111 ; nCCAS ; CASr ; nCCAS ; RCLK ; -1.000 ; 3.348 ; 4.680 ; -; 2.116 ; UFMD ; UFMInitDone ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.337 ; -; 2.116 ; FS[9] ; FS[9] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.337 ; -; 2.117 ; FS[16] ; FS[16] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.338 ; -; 2.117 ; UFMReqErase ; UFMReqErase ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.338 ; -; 2.117 ; FS[8] ; FS[8] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.338 ; -; 2.144 ; FS[10] ; FS[10] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.365 ; -; 2.144 ; FS[11] ; FS[11] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.365 ; -; 2.145 ; UFMErase ; UFMErase ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.366 ; -; 2.186 ; IS[3] ; IS[3] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.407 ; -; 2.201 ; IS[1] ; IS[1] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.422 ; -; 2.203 ; IS[1] ; IS[2] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.424 ; -; 2.226 ; RASr3 ; RCKE~reg0 ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.447 ; -; 2.230 ; FS[4] ; FS[4] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.451 ; -; 2.230 ; FS[7] ; FS[7] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.451 ; -; 2.231 ; FS[5] ; FS[5] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.452 ; -; 2.231 ; FS[3] ; FS[3] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.452 ; -; 2.239 ; FS[15] ; FS[15] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.460 ; -; 2.239 ; FS[14] ; FS[14] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.460 ; -; 2.240 ; UFMD ; UFMD ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.461 ; -; 2.241 ; FS[12] ; FS[12] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.462 ; -; 2.242 ; IS[0] ; IS[0] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.463 ; -; 2.242 ; FS[2] ; FS[2] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.463 ; -; 2.250 ; UFMProgram ; UFMProgram ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.471 ; -; 2.250 ; FS[13] ; FS[13] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.471 ; -; 2.268 ; nCRAS ; RASr ; nCRAS ; RCLK ; -1.000 ; 3.348 ; 4.837 ; -; 2.273 ; S[0] ; S[0] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.494 ; -; 2.278 ; IS[2] ; IS[2] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.499 ; -; 2.280 ; S[0] ; S[1] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.501 ; -; 2.347 ; PHI2 ; PHI2r ; PHI2 ; RCLK ; -1.000 ; 3.348 ; 4.916 ; -; 2.349 ; PHI2r2 ; n8MEGEN ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.570 ; -; 2.355 ; PHI2r2 ; LEDEN ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.576 ; -; 2.360 ; Ready ; Ready ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.581 ; -; 2.370 ; PHI2r ; PHI2r2 ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.591 ; -; 2.411 ; IS[0] ; IS[2] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.632 ; -; 2.497 ; PHI2r2 ; PHI2r3 ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.718 ; -; 2.547 ; n8MEGEN ; n8MEGEN ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.768 ; -; 2.605 ; LEDEN ; LEDEN ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.826 ; -; 2.619 ; FS[1] ; FS[1] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.840 ; -; 2.721 ; IS[0] ; IS[1] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.942 ; -; 2.893 ; FS[16] ; InitReady ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.114 ; -; 2.936 ; IS[1] ; IS[3] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.157 ; -; 2.940 ; RASr ; RASr2 ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.161 ; -; 2.940 ; FS[6] ; FS[7] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.161 ; -; 2.948 ; FS[9] ; FS[10] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.169 ; -; 2.949 ; FS[16] ; FS[17] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.170 ; -; 2.957 ; RASr2 ; S[1] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.178 ; -; 2.963 ; RASr2 ; S[0] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.184 ; -; 2.976 ; FS[10] ; FS[11] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.197 ; -; 2.976 ; FS[11] ; FS[12] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.197 ; -; 2.991 ; RCKEEN ; RCKE~reg0 ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.212 ; -; 3.006 ; CASr2 ; nRCS~reg0 ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.227 ; -; 3.051 ; FS[6] ; FS[8] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.272 ; -; 3.059 ; FS[9] ; FS[11] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.280 ; -; 3.087 ; FS[11] ; FS[13] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.308 ; -; 3.087 ; FS[10] ; FS[12] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.308 ; -; 3.091 ; PHI2r3 ; DRDIn ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.312 ; -; 3.091 ; PHI2r3 ; DRCLK ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.312 ; -; 3.118 ; FS[0] ; FS[1] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.339 ; -; 3.167 ; UFMD ; UFMReqErase ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.388 ; -; 3.170 ; FS[4] ; FS[5] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.391 ; -; 3.170 ; FS[7] ; FS[8] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.391 ; -; 3.170 ; FS[9] ; FS[12] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.391 ; -; 3.171 ; FS[5] ; FS[6] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.392 ; -; 3.179 ; FS[15] ; FS[16] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.400 ; -; 3.179 ; FS[14] ; FS[15] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.400 ; -; 3.181 ; FS[12] ; FS[13] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.402 ; -; 3.182 ; FS[2] ; FS[3] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.403 ; -; 3.183 ; RASr ; RCKE~reg0 ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.404 ; -; 3.198 ; FS[10] ; FS[13] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.419 ; -; 3.212 ; CASr2 ; nRWE~reg0 ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.433 ; -; 3.238 ; UFMReqErase ; UFMProgram ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.459 ; -; 3.281 ; FS[4] ; FS[6] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.502 ; -; 3.281 ; FS[9] ; FS[13] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.502 ; -; 3.282 ; FS[5] ; FS[7] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.503 ; -; 3.290 ; FS[15] ; FS[17] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.511 ; -; 3.290 ; FS[14] ; FS[16] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.511 ; -; 3.328 ; S[1] ; nRowColSel ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.549 ; -; 3.329 ; S[1] ; S[1] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.550 ; -; 3.335 ; S[1] ; S[0] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.556 ; -; 3.354 ; UFMReqErase ; UFMErase ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.575 ; -; 3.355 ; UFMInitDone ; ARShift ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.576 ; -; 3.376 ; CASr2 ; nRCAS~reg0 ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.597 ; -; 3.392 ; FS[4] ; FS[7] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.613 ; -; 3.393 ; FS[5] ; FS[8] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.614 ; -; 3.401 ; FS[14] ; FS[17] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.622 ; -; 3.418 ; RCKE~reg0 ; nRRAS~reg0 ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.639 ; -; 3.462 ; RASr2 ; IS[0] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.683 ; -; 3.492 ; FS[3] ; FS[5] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.713 ; -+-------+-------------+-------------+--------------+-------------+--------------+------------+------------+ ++--------------------------------------------------------------------------------------------------------------+ +; Hold: 'RCLK' ; ++-------+-----------------+--------------+--------------+-------------+--------------+------------+------------+ +; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ; ++-------+-----------------+--------------+--------------+-------------+--------------+------------+------------+ +; 1.108 ; nCCAS ; CASr ; nCCAS ; RCLK ; 0.000 ; 3.348 ; 4.677 ; +; 1.247 ; nCRAS ; RASr ; nCRAS ; RCLK ; 0.000 ; 3.348 ; 4.816 ; +; 1.368 ; PHI2 ; PHI2r ; PHI2 ; RCLK ; 0.000 ; 3.348 ; 4.937 ; +; 1.374 ; CASr2 ; CASr3 ; RCLK ; RCLK ; 0.000 ; 0.000 ; 1.595 ; +; 1.659 ; FS[17] ; FS[17] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 1.880 ; +; 1.687 ; UFMBusyReg0 ; UFMRTPBusy ; RCLK ; RCLK ; 0.000 ; 0.000 ; 1.908 ; +; 1.703 ; IS[0] ; IS[0] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 1.924 ; +; 1.708 ; IS[3] ; IS[3] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 1.929 ; +; 1.898 ; UFMInitDone ; UFMInitDone ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.119 ; +; 1.898 ; FS[0] ; FS[0] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.119 ; +; 1.908 ; InitReady ; InitReady ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.129 ; +; 1.927 ; RTPBusyReg0 ; UFMRTPBusy ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.148 ; +; 1.929 ; UFMProgStart ; UFMProgStart ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.150 ; +; 2.108 ; nCCAS ; CASr ; nCCAS ; RCLK ; -1.000 ; 3.348 ; 4.677 ; +; 2.109 ; RASr3 ; RCKE~reg0 ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.330 ; +; 2.116 ; FS[9] ; FS[9] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.337 ; +; 2.117 ; FS[16] ; FS[16] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.338 ; +; 2.126 ; FS[8] ; FS[8] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.347 ; +; 2.127 ; FS[6] ; FS[6] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.348 ; +; 2.135 ; n8MEGEN ; n8MEGEN ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.356 ; +; 2.136 ; FS[1] ; FS[1] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.357 ; +; 2.142 ; S[1] ; S[1] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.363 ; +; 2.144 ; FS[10] ; FS[10] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.365 ; +; 2.144 ; FS[11] ; FS[11] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.365 ; +; 2.162 ; UFMProgram ; UFMProgram ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.383 ; +; 2.168 ; UFMErase ; UFMErase ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.389 ; +; 2.186 ; IS[2] ; IS[2] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.407 ; +; 2.203 ; RASr2 ; RCKE~reg0 ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.424 ; +; 2.204 ; RASr2 ; RASr3 ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.425 ; +; 2.239 ; UFMD ; UFMD ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.460 ; +; 2.239 ; FS[15] ; FS[15] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.460 ; +; 2.239 ; FS[14] ; FS[14] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.460 ; +; 2.241 ; FS[12] ; FS[12] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.462 ; +; 2.243 ; UFMRTPBusy ; UFMProgStart ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.464 ; +; 2.247 ; nCRAS ; RASr ; nCRAS ; RCLK ; -1.000 ; 3.348 ; 4.816 ; +; 2.248 ; FS[7] ; FS[7] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.469 ; +; 2.250 ; FS[3] ; FS[3] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.471 ; +; 2.250 ; FS[4] ; FS[4] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.471 ; +; 2.250 ; FS[13] ; FS[13] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.471 ; +; 2.262 ; FS[2] ; FS[2] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.483 ; +; 2.271 ; LEDEN ; LEDEN ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.492 ; +; 2.310 ; IS[1] ; IS[1] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.531 ; +; 2.316 ; IS[1] ; IS[2] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.537 ; +; 2.329 ; Ready ; Ready ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.550 ; +; 2.340 ; PHI2r2 ; LEDEN ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.561 ; +; 2.341 ; PHI2r2 ; n8MEGEN ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.562 ; +; 2.368 ; PHI2 ; PHI2r ; PHI2 ; RCLK ; -1.000 ; 3.348 ; 4.937 ; +; 2.391 ; RASr ; RASr2 ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.612 ; +; 2.392 ; PHI2r ; PHI2r2 ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.613 ; +; 2.420 ; IS[0] ; IS[1] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.641 ; +; 2.420 ; IS[0] ; IS[2] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.641 ; +; 2.510 ; PHI2r2 ; PHI2r3 ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.731 ; +; 2.525 ; CmdUFMPrgmSync ; UFMProgStart ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.746 ; +; 2.545 ; FS[5] ; FS[5] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.766 ; +; 2.550 ; RASr2 ; IS[1] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.771 ; +; 2.569 ; UFMReqErase ; UFMReqErase ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.790 ; +; 2.631 ; S[1] ; S[0] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.852 ; +; 2.672 ; RASr2 ; IS[3] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.893 ; +; 2.720 ; CmdUFMEraseSync ; UFMErase ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.941 ; +; 2.756 ; nRowColSel ; nRowColSel ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.977 ; +; 2.788 ; CASr2 ; nRWE~reg0 ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.009 ; +; 2.794 ; S[0] ; S[0] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.015 ; +; 2.794 ; InitReady ; RCKEEN ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.015 ; +; 2.896 ; RASr2 ; S[1] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.117 ; +; 2.914 ; IS[2] ; IS[3] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.135 ; +; 2.948 ; FS[9] ; FS[10] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.169 ; +; 2.949 ; FS[16] ; FS[17] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.170 ; +; 2.959 ; FS[6] ; FS[7] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.180 ; +; 2.968 ; FS[1] ; FS[2] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.189 ; +; 2.976 ; FS[10] ; FS[11] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.197 ; +; 2.976 ; FS[11] ; FS[12] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.197 ; +; 2.995 ; CASr2 ; nRCS~reg0 ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.216 ; +; 3.053 ; RASr2 ; IS[2] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.274 ; +; 3.059 ; FS[9] ; FS[11] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.280 ; +; 3.061 ; PHI2r3 ; DRDIn ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.282 ; +; 3.065 ; PHI2r3 ; DRCLK ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.286 ; +; 3.070 ; FS[6] ; FS[8] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.291 ; +; 3.079 ; FS[1] ; FS[3] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.300 ; +; 3.087 ; FS[11] ; FS[13] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.308 ; +; 3.087 ; FS[10] ; FS[12] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.308 ; +; 3.147 ; RCKEEN ; RCKE~reg0 ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.368 ; +; 3.149 ; RCKE~reg0 ; nRRAS~reg0 ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.370 ; +; 3.170 ; FS[9] ; FS[12] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.391 ; +; 3.170 ; RASr2 ; nRRAS~reg0 ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.391 ; +; 3.179 ; FS[15] ; FS[16] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.400 ; +; 3.179 ; FS[14] ; FS[15] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.400 ; +; 3.181 ; FS[12] ; FS[13] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.402 ; +; 3.188 ; FS[7] ; FS[8] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.409 ; +; 3.190 ; FS[4] ; FS[5] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.411 ; +; 3.198 ; FS[10] ; FS[13] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.419 ; +; 3.202 ; FS[2] ; FS[3] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.423 ; +; 3.223 ; UFMProgStart ; UFMProgram ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.444 ; +; 3.245 ; RASr ; RCKE~reg0 ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.466 ; +; 3.265 ; S[1] ; nRowColSel ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.486 ; +; 3.281 ; FS[9] ; FS[13] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.502 ; +; 3.290 ; FS[15] ; FS[17] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.511 ; +; 3.290 ; FS[14] ; FS[16] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.511 ; +; 3.293 ; CASr3 ; nRWE~reg0 ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.514 ; +; 3.301 ; FS[4] ; FS[6] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.522 ; +; 3.357 ; FS[3] ; ARCLK ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.578 ; ++-------+-----------------+--------------+--------------+-------------+--------------+------------+------------+ +-------------------------------------------------------------------+ @@ -710,13 +710,13 @@ No paths to report. ; RCLK ; DRCLK ; 2 ; 0 ; 0 ; 0 ; ; nCCAS ; nCRAS ; 0 ; 0 ; 1 ; 1 ; ; RCLK ; nCRAS ; 0 ; 0 ; 12 ; 0 ; -; PHI2 ; PHI2 ; 0 ; 1 ; 160 ; 15 ; +; PHI2 ; PHI2 ; 0 ; 1 ; 160 ; 19 ; ; RCLK ; PHI2 ; 2 ; 0 ; 3 ; 0 ; ; DRCLK ; RCLK ; 3 ; 0 ; 0 ; 0 ; ; nCCAS ; RCLK ; 1 ; 1 ; 0 ; 0 ; ; nCRAS ; RCLK ; 1 ; 17 ; 0 ; 0 ; -; PHI2 ; RCLK ; 1 ; 13 ; 0 ; 0 ; -; RCLK ; RCLK ; 618 ; 0 ; 0 ; 0 ; +; PHI2 ; RCLK ; 1 ; 11 ; 0 ; 0 ; +; RCLK ; RCLK ; 653 ; 0 ; 0 ; 0 ; +------------+----------+----------+----------+----------+----------+ Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported. @@ -732,13 +732,13 @@ Entries labeled "false path" only account for clock-to-clock false paths and not ; RCLK ; DRCLK ; 2 ; 0 ; 0 ; 0 ; ; nCCAS ; nCRAS ; 0 ; 0 ; 1 ; 1 ; ; RCLK ; nCRAS ; 0 ; 0 ; 12 ; 0 ; -; PHI2 ; PHI2 ; 0 ; 1 ; 160 ; 15 ; +; PHI2 ; PHI2 ; 0 ; 1 ; 160 ; 19 ; ; RCLK ; PHI2 ; 2 ; 0 ; 3 ; 0 ; ; DRCLK ; RCLK ; 3 ; 0 ; 0 ; 0 ; ; nCCAS ; RCLK ; 1 ; 1 ; 0 ; 0 ; ; nCRAS ; RCLK ; 1 ; 17 ; 0 ; 0 ; -; PHI2 ; RCLK ; 1 ; 13 ; 0 ; 0 ; -; RCLK ; RCLK ; 618 ; 0 ; 0 ; 0 ; +; PHI2 ; RCLK ; 1 ; 11 ; 0 ; 0 ; +; RCLK ; RCLK ; 653 ; 0 ; 0 ; 0 ; +------------+----------+----------+----------+----------+----------+ Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported. @@ -959,7 +959,7 @@ No non-DPA dedicated SERDES Receiver circuitry present in device or used in desi Info: ******************************************************************* Info: Running Quartus Prime Timing Analyzer Info: Version 19.1.0 Build 670 09/22/2019 SJ Lite Edition - Info: Processing started: Thu Sep 21 05:38:27 2023 + Info: Processing started: Fri Sep 29 09:33:26 2023 Info: Command: quartus_sta RAM2GS-MAXII -c RAM2GS Info: qsta_default_script.tcl version: #1 Info (20032): Parallel compilation is enabled and will use up to 4 processors @@ -972,22 +972,22 @@ Info (332104): Reading SDC File: '../RAM2GS-MAX.sdc' Info: Found TIMING_ANALYZER_REPORT_SCRIPT_INCLUDE_DEFAULT_ANALYSIS = ON Info: Can't run Report Timing Closure Recommendations. The current device family is not supported. Critical Warning (332148): Timing requirements not met -Info (332146): Worst-case setup slack is -15.744 +Info (332146): Worst-case setup slack is -15.724 Info (332119): Slack End Point TNS Clock Info (332119): ========= =================== ===================== - Info (332119): -15.744 -15.744 DRCLK - Info (332119): -15.723 -15.723 ARCLK - Info (332119): -7.153 -69.927 RCLK - Info (332119): 0.358 0.000 nCRAS - Info (332119): 0.545 0.000 PHI2 -Info (332146): Worst-case hold slack is -16.277 + Info (332119): -15.724 -15.724 ARCLK + Info (332119): -15.649 -15.649 DRCLK + Info (332119): -7.823 -68.940 RCLK + Info (332119): 0.324 0.000 nCRAS + Info (332119): 0.552 0.000 PHI2 +Info (332146): Worst-case hold slack is -16.401 Info (332119): Slack End Point TNS Clock Info (332119): ========= =================== ===================== - Info (332119): -16.277 -16.277 ARCLK - Info (332119): -16.276 -16.276 DRCLK - Info (332119): -0.517 -1.433 PHI2 - Info (332119): 0.177 0.000 nCRAS - Info (332119): 1.111 0.000 RCLK + Info (332119): -16.401 -16.401 DRCLK + Info (332119): -16.276 -16.276 ARCLK + Info (332119): -0.482 -1.385 PHI2 + Info (332119): 0.180 0.000 nCRAS + Info (332119): 1.108 0.000 RCLK Info (332140): No Recovery paths to report Info (332140): No Removal paths to report Info (332146): Worst-case minimum pulse width slack is 7.734 @@ -1003,9 +1003,9 @@ Info (332001): The selected device family is not supported by the report_metasta Info (332102): Design is not fully constrained for setup requirements Info (332102): Design is not fully constrained for hold requirements Info: Quartus Prime Timing Analyzer was successful. 0 errors, 1 warning - Info: Peak virtual memory: 13089 megabytes - Info: Processing ended: Thu Sep 21 05:38:29 2023 - Info: Elapsed time: 00:00:02 - Info: Total CPU time (on all processors): 00:00:02 + Info: Peak virtual memory: 13090 megabytes + Info: Processing ended: Fri Sep 29 09:33:27 2023 + Info: Elapsed time: 00:00:01 + Info: Total CPU time (on all processors): 00:00:01 diff --git a/CPLD/MAXII/output_files/RAM2GS.sta.summary b/CPLD/MAXII/output_files/RAM2GS.sta.summary index 2444f00..743ed83 100644 --- a/CPLD/MAXII/output_files/RAM2GS.sta.summary +++ b/CPLD/MAXII/output_files/RAM2GS.sta.summary @@ -2,44 +2,44 @@ Timing Analyzer Summary ------------------------------------------------------------ -Type : Setup 'DRCLK' -Slack : -15.744 -TNS : -15.744 - Type : Setup 'ARCLK' -Slack : -15.723 -TNS : -15.723 +Slack : -15.724 +TNS : -15.724 + +Type : Setup 'DRCLK' +Slack : -15.649 +TNS : -15.649 Type : Setup 'RCLK' -Slack : -7.153 -TNS : -69.927 +Slack : -7.823 +TNS : -68.940 Type : Setup 'nCRAS' -Slack : 0.358 +Slack : 0.324 TNS : 0.000 Type : Setup 'PHI2' -Slack : 0.545 +Slack : 0.552 TNS : 0.000 -Type : Hold 'ARCLK' -Slack : -16.277 -TNS : -16.277 - Type : Hold 'DRCLK' +Slack : -16.401 +TNS : -16.401 + +Type : Hold 'ARCLK' Slack : -16.276 TNS : -16.276 Type : Hold 'PHI2' -Slack : -0.517 -TNS : -1.433 +Slack : -0.482 +TNS : -1.385 Type : Hold 'nCRAS' -Slack : 0.177 +Slack : 0.180 TNS : 0.000 Type : Hold 'RCLK' -Slack : 1.111 +Slack : 1.108 TNS : 0.000 Type : Minimum Pulse Width 'RCLK' diff --git a/CPLD/RAM2GS-MAX.v b/CPLD/RAM2GS-MAX.v index e1cd60d..feaf1e0 100644 --- a/CPLD/RAM2GS-MAX.v +++ b/CPLD/RAM2GS-MAX.v @@ -71,8 +71,8 @@ module RAM2GS(PHI2, MAin, CROW, Din, Dout, reg UFMErase = 0; // Rising edge starts erase. UFM+RTP must not be busy reg UFMProgram = 0; // Rising edge starts program. UFM+RTP must not be busy reg UFMOscEN = 0; // UFM oscillator enable - wire UFMBusy; // 1 if UFM is doing user operation. Asynchronous - wire RTPBusy; // 1 if real-time programming in progress. Asynchronous + wire UFMBusyAsync; // 1 if UFM is doing user operation. Asynchronous + wire RTPBusyAsync; // 1 if real-time programming in progress. Asynchronous wire DRDOut; // UFM data output // UFM oscillator always enabled wire UFMOsc; // UFM oscillator output (3.3-5.5 MHz) @@ -86,12 +86,16 @@ module RAM2GS(PHI2, MAin, CROW, Din, Dout, .erase (UFMErase), .oscena (UFMOscEN), .program (UFMProgram), - .busy (UFMBusy), + .busy (UFMBusyAsync), .drdout (DRDOut), .osc (UFMOsc), - .rtpbusy (RTPBusy)); - reg UFMBusyReg = 0; // UFMBusy registered to sync with RCLK - reg RTPBusyReg = 0; // RTPBusy registered to sync with RCLK + .rtpbusy (RTPBusyAsync)); + // UFMBusy registered to sync with RCLK + reg UFMBusyReg0; always @(posedge RCLK) UFMBusyReg0 <= UFMBusyAsync; + // RTPBusy registered to sync with RCLK + reg RTPBusyReg0; always @(posedge RCLK) RTPBusyReg0 <= RTPBusyAsync; + // UFMRTPBusy ORs both + reg UFMRTPBusy; always @(posedge RCLK) UFMRTPBusy <= UFMBusyReg0 || RTPBusyReg0; /* UFM State */ reg UFMInitDone = 0; // 1 if UFM initialization finished @@ -356,8 +360,10 @@ module RAM2GS(PHI2, MAin, CROW, Din, Dout, // MAX commands CmdLEDEN <= LEDEN; Cmdn8MEGEN <= n8MEGEN; - CmdUFMErase <= Din[3]; - CmdUFMPrgm <= Din[2]; + if (!CmdUFMPrgm && !CmdUFMErase) begin + CmdUFMErase <= Din[3]; + CmdUFMPrgm <= Din[2]; + end CmdDRCLK <= Din[1]; CmdDRDIn <= Din[0]; CmdSubmitted <= 1'b1; @@ -374,7 +380,12 @@ module RAM2GS(PHI2, MAin, CROW, Din, Dout, end end + /* UFM command synchronization */ + reg CmdUFMPrgmSync; always @(posedge RCLK) CmdUFMPrgmSync <= CmdUFMPrgm; + reg CmdUFMEraseSync; always @(posedge RCLK) CmdUFMEraseSync <= CmdUFMErase; + /* UFM Control */ + reg UFMProgStart; always @(posedge RCLK) begin if (!Ready) begin if (!UFMInitDone && FS[17:16]==2'b00) begin @@ -445,6 +456,7 @@ module RAM2GS(PHI2, MAin, CROW, Din, Dout, // Don't erase or program UFM during initialization UFMErase <= 1'b0; UFMProgram <= 1'b0; + UFMProgStart <= 1'b0; end else begin // Can only shift UFM data register now ARCLK <= 1'b0; @@ -460,11 +472,16 @@ module RAM2GS(PHI2, MAin, CROW, Din, Dout, end // UFM programming sequence - if (CmdUFMPrgm || CmdUFMErase) begin - if (!UFMBusyReg && !RTPBusyReg) begin - if (UFMReqErase || CmdUFMErase) UFMErase <= 1'b1; - else if (CmdUFMPrgm) UFMProgram <= 1'b1; - end else if (UFMBusyReg) UFMReqErase <= 1'b0; + if (FS[6:0]==0) begin + if (!UFMProgStart && !UFMRTPBusy) begin + if (CmdUFMPrgmSync) begin + UFMErase <= UFMReqErase || CmdUFMEraseSync; + UFMProgStart <= 1'b1; + end else if (CmdUFMEraseSync) UFMErase <= 1'b1; + end else if (UFMProgStart && !UFMRTPBusy) begin + UFMErase <= 1'b0; + if (!UFMErase) UFMProgram <= 1'b1; + end end end end