-- Copyright (C) 2019 Intel Corporation. All rights reserved. -- Your use of Intel Corporation's design tools, logic functions -- and other software and tools, and any partner logic -- functions, and any output files from any of the foregoing -- (including device programming or simulation files), and any -- associated documentation or information are expressly subject -- to the terms and conditions of the Intel Program License -- Subscription Agreement, the Intel Quartus Prime License Agreement, -- the Intel FPGA IP License Agreement, or other applicable license -- agreement, including, without limitation, that your use is for -- the sole purpose of programming logic devices manufactured by -- Intel and sold by Intel or its authorized distributors. Please -- refer to the applicable agreement for further details, at -- https://fpgasoftware.intel.com/eula. -- -- This is a Quartus Prime output file. It is for reporting purposes only, and is -- not intended for use as a Quartus Prime input file. This file cannot be used -- to make Quartus Prime pin assignments - for instructions on how to make pin -- assignments, please see Quartus Prime help. --------------------------------------------------------------------------------- --------------------------------------------------------------------------------- -- NC : No Connect. This pin has no internal connection to the device. -- DNU : Do Not Use. This pin MUST NOT be connected. -- VCCINT : Dedicated power pin, which MUST be connected to VCC (2.5V/3.3V). -- VCCIO : Dedicated power pin, which MUST be connected to VCC -- of its bank. -- Bank 1: 3.3V -- Bank 2: 3.3V -- GND : Dedicated ground pin. Dedicated GND pins MUST be connected to GND. -- It can also be used to report unused dedicated pins. The connection -- on the board for unused dedicated pins depends on whether this will -- be used in a future design. One example is device migration. When -- using device migration, refer to the device pin-tables. If it is a -- GND pin in the pin table or if it will not be used in a future design -- for another purpose the it MUST be connected to GND. If it is an unused -- dedicated pin, then it can be connected to a valid signal on the board -- (low, high, or toggling) if that signal is required for a different -- revision of the design. -- GND+ : Unused input pin. It can also be used to report unused dual-purpose pins. -- This pin should be connected to GND. It may also be connected to a -- valid signal on the board (low, high, or toggling) if that signal -- is required for a different revision of the design. -- GND* : Unused I/O pin. Connect each pin marked GND* directly to GND -- or leave it unconnected. -- RESERVED : Unused I/O pin, which MUST be left unconnected. -- RESERVED_INPUT : Pin is tri-stated and should be connected to the board. -- RESERVED_INPUT_WITH_WEAK_PULLUP : Pin is tri-stated with internal weak pull-up resistor. -- RESERVED_INPUT_WITH_BUS_HOLD : Pin is tri-stated with bus-hold circuitry. -- RESERVED_OUTPUT_DRIVEN_HIGH : Pin is output driven high. --------------------------------------------------------------------------------- --------------------------------------------------------------------------------- -- Pin directions (input, output or bidir) are based on device operating in user mode. --------------------------------------------------------------------------------- Quartus Prime Version 19.1.0 Build 670 09/22/2019 Patches 0.02std SJ Lite Edition CHIP "RAM2GS" ASSIGNED TO AN: EPM240T100C5 Pin Name/Usage : Location : Dir. : I/O Standard : Voltage : I/O Bank : User Assignment ------------------------------------------------------------------------------------------------------------- GND* : 1 : : : : 2 : RDQMH : 2 : output : 3.3-V LVCMOS : : 1 : Y nRCS : 3 : output : 3.3-V LVCMOS : : 1 : Y nRCAS : 4 : output : 3.3-V LVCMOS : : 1 : Y RBA[0] : 5 : output : 3.3-V LVCMOS : : 1 : Y nRRAS : 6 : output : 3.3-V LVCMOS : : 1 : Y RA[11] : 7 : output : 3.3-V LVCMOS : : 1 : Y RCKE : 8 : output : 3.3-V LVCMOS : : 1 : Y VCCIO1 : 9 : power : : 3.3V : 1 : GNDIO : 10 : gnd : : : : GNDINT : 11 : gnd : : : : RCLK : 12 : input : 3.3-V LVCMOS : : 1 : Y VCCINT : 13 : power : : 2.5V/3.3V : : RBA[1] : 14 : output : 3.3-V LVCMOS : : 1 : Y RA[9] : 15 : output : 3.3-V LVCMOS : : 1 : Y RA[10] : 16 : output : 3.3-V LVCMOS : : 1 : Y RA[8] : 17 : output : 3.3-V LVCMOS : : 1 : Y RA[0] : 18 : output : 3.3-V LVCMOS : : 1 : Y RA[7] : 19 : output : 3.3-V LVCMOS : : 1 : Y RA[1] : 20 : output : 3.3-V LVCMOS : : 1 : Y RA[6] : 21 : output : 3.3-V LVCMOS : : 1 : Y TMS : 22 : input : : : 1 : TDI : 23 : input : : : 1 : TCK : 24 : input : : : 1 : TDO : 25 : output : : : 1 : RA[4] : 26 : output : 3.3-V LVCMOS : : 1 : Y RA[3] : 27 : output : 3.3-V LVCMOS : : 1 : Y Dout[5] : 28 : output : 3.3-V LVCMOS : : 1 : Y RA[5] : 29 : output : 3.3-V LVCMOS : : 1 : Y RA[2] : 30 : output : 3.3-V LVCMOS : : 1 : Y VCCIO1 : 31 : power : : 3.3V : 1 : GNDIO : 32 : gnd : : : : Dout[0] : 33 : output : 3.3-V LVCMOS : : 1 : Y Dout[6] : 34 : output : 3.3-V LVCMOS : : 1 : Y Din[2] : 35 : input : 3.3-V LVCMOS : : 1 : Y Din[1] : 36 : input : 3.3-V LVCMOS : : 1 : Y Din[3] : 37 : input : 3.3-V LVCMOS : : 1 : Y Din[5] : 38 : input : 3.3-V LVCMOS : : 1 : Y Din[4] : 39 : input : 3.3-V LVCMOS : : 1 : Y Din[7] : 40 : input : 3.3-V LVCMOS : : 1 : Y Din[6] : 41 : input : 3.3-V LVCMOS : : 1 : Y Din[0] : 42 : input : 3.3-V LVCMOS : : 1 : Y Dout[7] : 43 : output : 3.3-V LVCMOS : : 1 : Y Dout[4] : 44 : output : 3.3-V LVCMOS : : 1 : Y VCCIO1 : 45 : power : : 3.3V : 1 : GNDIO : 46 : gnd : : : : Dout[3] : 47 : output : 3.3-V LVCMOS : : 1 : Y nFWE : 48 : input : 3.3-V LVCMOS : : 1 : Y MAin[0] : 49 : input : 3.3-V LVCMOS : : 1 : Y MAin[2] : 50 : input : 3.3-V LVCMOS : : 1 : Y MAin[1] : 51 : input : 3.3-V LVCMOS : : 1 : Y PHI2 : 52 : input : 3.3-V LVCMOS : : 2 : Y nCCAS : 53 : input : 3.3-V LVCMOS : : 2 : Y CROW[0] : 54 : input : 3.3-V LVCMOS : : 2 : Y CROW[1] : 55 : input : 3.3-V LVCMOS : : 2 : Y Dout[2] : 56 : output : 3.3-V LVCMOS : : 2 : Y Dout[1] : 57 : output : 3.3-V LVCMOS : : 2 : Y GND* : 58 : : : : 2 : VCCIO2 : 59 : power : : 3.3V : 2 : GNDIO : 60 : gnd : : : : GND* : 61 : : : : 2 : GND* : 62 : : : : 2 : VCCINT : 63 : power : : 2.5V/3.3V : : GND* : 64 : : : : 2 : GNDINT : 65 : gnd : : : : GND* : 66 : : : : 2 : nCRAS : 67 : input : 3.3-V LVCMOS : : 2 : Y MAin[7] : 68 : input : 3.3-V LVCMOS : : 2 : Y MAin[5] : 69 : input : 3.3-V LVCMOS : : 2 : Y MAin[4] : 70 : input : 3.3-V LVCMOS : : 2 : Y MAin[3] : 71 : input : 3.3-V LVCMOS : : 2 : Y MAin[6] : 72 : input : 3.3-V LVCMOS : : 2 : Y MAin[8] : 73 : input : 3.3-V LVCMOS : : 2 : Y MAin[9] : 74 : input : 3.3-V LVCMOS : : 2 : Y GND* : 75 : : : : 2 : GND* : 76 : : : : 2 : GND* : 77 : : : : 2 : GND* : 78 : : : : 2 : GNDIO : 79 : gnd : : : : VCCIO2 : 80 : power : : 3.3V : 2 : GND* : 81 : : : : 2 : GND* : 82 : : : : 2 : GND* : 83 : : : : 2 : GND* : 84 : : : : 2 : GND* : 85 : : : : 2 : GND* : 86 : : : : 2 : GND* : 87 : : : : 2 : LED : 88 : output : 3.3-V LVTTL : : 2 : Y RD[2] : 89 : bidir : 3.3-V LVCMOS : : 2 : Y RD[1] : 90 : bidir : 3.3-V LVCMOS : : 2 : Y RD[5] : 91 : bidir : 3.3-V LVCMOS : : 2 : Y RD[4] : 92 : bidir : 3.3-V LVCMOS : : 2 : Y GNDIO : 93 : gnd : : : : VCCIO2 : 94 : power : : 3.3V : 2 : RD[6] : 95 : bidir : 3.3-V LVCMOS : : 2 : Y RD[0] : 96 : bidir : 3.3-V LVCMOS : : 2 : Y RD[7] : 97 : bidir : 3.3-V LVCMOS : : 2 : Y RDQML : 98 : output : 3.3-V LVCMOS : : 2 : Y RD[3] : 99 : bidir : 3.3-V LVCMOS : : 2 : Y nRWE : 100 : output : 3.3-V LVCMOS : : 2 : Y