TimeQuest Timing Analyzer report for RAM4GS Thu Jul 23 02:21:02 2020 Quartus II 32-bit Version 13.0.1 Build 232 06/12/2013 Service Pack 1 SJ Web Edition --------------------- ; Table of Contents ; --------------------- 1. Legal Notice 2. TimeQuest Timing Analyzer Summary 3. Parallel Compilation 4. SDC File List 5. Clocks 6. Fmax Summary 7. Setup Summary 8. Hold Summary 9. Recovery Summary 10. Removal Summary 11. Minimum Pulse Width Summary 12. Setup: 'ARCLK' 13. Setup: 'DRCLK' 14. Setup: 'PHI2' 15. Setup: 'RCLK' 16. Setup: 'nCRAS' 17. Hold: 'DRCLK' 18. Hold: 'ARCLK' 19. Hold: 'RCLK' 20. Hold: 'PHI2' 21. Hold: 'nCRAS' 22. Minimum Pulse Width: 'ARCLK' 23. Minimum Pulse Width: 'DRCLK' 24. Minimum Pulse Width: 'PHI2' 25. Minimum Pulse Width: 'RCLK' 26. Minimum Pulse Width: 'nCCAS' 27. Minimum Pulse Width: 'nCRAS' 28. Setup Times 29. Hold Times 30. Clock to Output Times 31. Minimum Clock to Output Times 32. Propagation Delay 33. Minimum Propagation Delay 34. Output Enable Times 35. Minimum Output Enable Times 36. Output Disable Times 37. Minimum Output Disable Times 38. Setup Transfers 39. Hold Transfers 40. Report TCCS 41. Report RSKM 42. Unconstrained Paths 43. TimeQuest Timing Analyzer Messages ---------------- ; Legal Notice ; ---------------- Copyright (C) 1991-2013 Altera Corporation Your use of Altera Corporation's design tools, logic functions and other software and tools, and its AMPP partner logic functions, and any output files from any of the foregoing (including device programming or simulation files), and any associated documentation or information are expressly subject to the terms and conditions of the Altera Program License Subscription Agreement, Altera MegaCore Function License Agreement, or other applicable license agreement, including, without limitation, that your use is for the sole purpose of programming logic devices manufactured by Altera and sold by Altera or its authorized distributors. Please refer to the applicable agreement for further details. +----------------------------------------------------------------------------------------+ ; TimeQuest Timing Analyzer Summary ; +--------------------+-------------------------------------------------------------------+ ; Quartus II Version ; Version 13.0.1 Build 232 06/12/2013 Service Pack 1 SJ Web Edition ; ; Revision Name ; RAM4GS ; ; Device Family ; MAX II ; ; Device Name ; EPM240T100C5 ; ; Timing Models ; Final ; ; Delay Model ; Slow Model ; ; Rise/Fall Delays ; Unavailable ; +--------------------+-------------------------------------------------------------------+ +------------------------------------------+ ; Parallel Compilation ; +----------------------------+-------------+ ; Processors ; Number ; +----------------------------+-------------+ ; Number detected on machine ; 2 ; ; Maximum allowed ; 2 ; ; ; ; ; Average used ; 1.00 ; ; Maximum used ; 2 ; ; ; ; ; Usage by Processor ; % Time Used ; ; Processor 1 ; 100.0% ; ; Processor 2 ; < 0.1% ; +----------------------------+-------------+ +-----------------------------------------------------+ ; SDC File List ; +-----------------+--------+--------------------------+ ; SDC File Path ; Status ; Read at ; +-----------------+--------+--------------------------+ ; constraints.sdc ; OK ; Thu Jul 23 02:21:01 2020 ; +-----------------+--------+--------------------------+ +-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Clocks ; +------------+------+--------+------------+-------+-------+------------+-----------+-------------+-------+--------+-----------+------------+----------+--------+--------+-----------+ ; Clock Name ; Type ; Period ; Frequency ; Rise ; Fall ; Duty Cycle ; Divide by ; Multiply by ; Phase ; Offset ; Edge List ; Edge Shift ; Inverted ; Master ; Source ; Targets ; +------------+------+--------+------------+-------+-------+------------+-----------+-------------+-------+--------+-----------+------------+----------+--------+--------+-----------+ ; ARCLK ; Base ; 1.000 ; 1000.0 MHz ; 0.000 ; 0.500 ; ; ; ; ; ; ; ; ; ; ; { ARCLK } ; ; DRCLK ; Base ; 1.000 ; 1000.0 MHz ; 0.000 ; 0.500 ; ; ; ; ; ; ; ; ; ; ; { DRCLK } ; ; nCCAS ; Base ; 1.000 ; 1000.0 MHz ; 0.000 ; 0.500 ; ; ; ; ; ; ; ; ; ; ; { nCCAS } ; ; nCRAS ; Base ; 1.000 ; 1000.0 MHz ; 0.000 ; 0.500 ; ; ; ; ; ; ; ; ; ; ; { nCRAS } ; ; PHI2 ; Base ; 1.000 ; 1000.0 MHz ; 0.000 ; 0.500 ; ; ; ; ; ; ; ; ; ; ; { PHI2 } ; ; RCLK ; Base ; 1.000 ; 1000.0 MHz ; 0.000 ; 0.500 ; ; ; ; ; ; ; ; ; ; ; { RCLK } ; +------------+------+--------+------------+-------+-------+------------+-----------+-------------+-------+--------+-----------+------------+----------+--------+--------+-----------+ +--------------------------------------------------+ ; Fmax Summary ; +------------+-----------------+------------+------+ ; Fmax ; Restricted Fmax ; Clock Name ; Note ; +------------+-----------------+------------+------+ ; 10.0 MHz ; 10.0 MHz ; ARCLK ; ; ; 10.0 MHz ; 10.0 MHz ; DRCLK ; ; ; 51.06 MHz ; 51.06 MHz ; PHI2 ; ; ; 128.87 MHz ; 128.87 MHz ; RCLK ; ; +------------+-----------------+------------+------+ This panel reports FMAX for every clock in the design, regardless of the user-specified clock periods. FMAX is only computed for paths where the source and destination registers or ports are driven by the same clock. Paths of different clocks, including generated clocks, are ignored. For paths between a clock and its inversion, FMAX is computed as if the rising and falling edges are scaled along with FMAX, such that the duty cycle (in terms of a percentage) is maintained. Altera recommends that you always use clock constraints and other slack reports for sign-off analysis. +---------------------------------+ ; Setup Summary ; +-------+---------+---------------+ ; Clock ; Slack ; End Point TNS ; +-------+---------+---------------+ ; ARCLK ; -99.000 ; -99.000 ; ; DRCLK ; -99.000 ; -99.000 ; ; PHI2 ; -9.292 ; -92.804 ; ; RCLK ; -8.365 ; -253.063 ; ; nCRAS ; -0.490 ; -0.577 ; +-------+---------+---------------+ +---------------------------------+ ; Hold Summary ; +-------+---------+---------------+ ; Clock ; Slack ; End Point TNS ; +-------+---------+---------------+ ; DRCLK ; -16.306 ; -16.306 ; ; ARCLK ; -16.272 ; -16.272 ; ; RCLK ; -0.874 ; -0.874 ; ; PHI2 ; -0.396 ; -0.396 ; ; nCRAS ; -0.125 ; -0.125 ; +-------+---------+---------------+ -------------------- ; Recovery Summary ; -------------------- No paths to report. ------------------- ; Removal Summary ; ------------------- No paths to report. +---------------------------------+ ; Minimum Pulse Width Summary ; +-------+---------+---------------+ ; Clock ; Slack ; End Point TNS ; +-------+---------+---------------+ ; ARCLK ; -29.500 ; -59.000 ; ; DRCLK ; -29.500 ; -59.000 ; ; PHI2 ; -2.289 ; -2.289 ; ; RCLK ; -2.289 ; -2.289 ; ; nCCAS ; -2.289 ; -2.289 ; ; nCRAS ; -2.289 ; -2.289 ; +-------+---------+---------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Setup: 'ARCLK' ; +---------+---------------------------------------------------------------------------------------------------------+---------------------------------------------------------------------------------------------------------+--------------+-------------+--------------+------------+------------+ ; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ; +---------+---------------------------------------------------------------------------------------------------------+---------------------------------------------------------------------------------------------------------+--------------+-------------+--------------+------------+------------+ ; -99.000 ; UFM:UFM_inst|UFM_altufm_none_1br:UFM_altufm_none_1br_component|maxii_ufm_block1~OBSERVABLEADDRESSREGOUT ; UFM:UFM_inst|UFM_altufm_none_1br:UFM_altufm_none_1br_component|maxii_ufm_block1~OBSERVABLEADDRESSREGOUT ; ARCLK ; ARCLK ; 1.000 ; 0.000 ; 80.000 ; ; -22.728 ; ARShift ; UFM:UFM_inst|UFM_altufm_none_1br:UFM_altufm_none_1br_component|maxii_ufm_block1~OBSERVABLEADDRESSREGOUT ; RCLK ; ARCLK ; 1.000 ; -1.715 ; 2.013 ; +---------+---------------------------------------------------------------------------------------------------------+---------------------------------------------------------------------------------------------------------+--------------+-------------+--------------+------------+------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Setup: 'DRCLK' ; +---------+---------------------------------------------------------------------------------------------+---------------------------------------------------------------------------------------------+--------------+-------------+--------------+------------+------------+ ; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ; +---------+---------------------------------------------------------------------------------------------+---------------------------------------------------------------------------------------------+--------------+-------------+--------------+------------+------------+ ; -99.000 ; UFM:UFM_inst|UFM_altufm_none_1br:UFM_altufm_none_1br_component|wire_maxii_ufm_block1_drdout ; UFM:UFM_inst|UFM_altufm_none_1br:UFM_altufm_none_1br_component|wire_maxii_ufm_block1_drdout ; DRCLK ; DRCLK ; 1.000 ; 0.000 ; 80.000 ; ; -22.714 ; DRShift ; UFM:UFM_inst|UFM_altufm_none_1br:UFM_altufm_none_1br_component|wire_maxii_ufm_block1_drdout ; RCLK ; DRCLK ; 1.000 ; -2.165 ; 1.549 ; ; -22.694 ; DRDIn ; UFM:UFM_inst|UFM_altufm_none_1br:UFM_altufm_none_1br_component|wire_maxii_ufm_block1_drdout ; RCLK ; DRCLK ; 1.000 ; -2.165 ; 1.529 ; +---------+---------------------------------------------------------------------------------------------+---------------------------------------------------------------------------------------------+--------------+-------------+--------------+------------+------------+ +-----------------------------------------------------------------------------------------------------------+ ; Setup: 'PHI2' ; +--------+-------------+--------------+--------------+-------------+--------------+------------+------------+ ; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ; +--------+-------------+--------------+--------------+-------------+--------------+------------+------------+ ; -9.292 ; Bank[3] ; CmdSubmitted ; PHI2 ; PHI2 ; 0.500 ; 0.000 ; 9.459 ; ; -9.121 ; Bank[2] ; CmdSubmitted ; PHI2 ; PHI2 ; 0.500 ; 0.000 ; 9.288 ; ; -8.996 ; Bank[5] ; CmdSubmitted ; PHI2 ; PHI2 ; 0.500 ; 0.000 ; 9.163 ; ; -8.949 ; Bank[3] ; CmdUFMErase ; PHI2 ; PHI2 ; 0.500 ; 0.000 ; 9.116 ; ; -8.949 ; Bank[3] ; CmdUFMPrgm ; PHI2 ; PHI2 ; 0.500 ; 0.000 ; 9.116 ; ; -8.949 ; Bank[3] ; CmdDRDIn ; PHI2 ; PHI2 ; 0.500 ; 0.000 ; 9.116 ; ; -8.949 ; Bank[3] ; CmdDRCLK ; PHI2 ; PHI2 ; 0.500 ; 0.000 ; 9.116 ; ; -8.857 ; Bank[6] ; CmdSubmitted ; PHI2 ; PHI2 ; 0.500 ; 0.000 ; 9.024 ; ; -8.778 ; Bank[2] ; CmdUFMErase ; PHI2 ; PHI2 ; 0.500 ; 0.000 ; 8.945 ; ; -8.778 ; Bank[2] ; CmdUFMPrgm ; PHI2 ; PHI2 ; 0.500 ; 0.000 ; 8.945 ; ; -8.778 ; Bank[2] ; CmdDRDIn ; PHI2 ; PHI2 ; 0.500 ; 0.000 ; 8.945 ; ; -8.778 ; Bank[2] ; CmdDRCLK ; PHI2 ; PHI2 ; 0.500 ; 0.000 ; 8.945 ; ; -8.653 ; Bank[5] ; CmdUFMErase ; PHI2 ; PHI2 ; 0.500 ; 0.000 ; 8.820 ; ; -8.653 ; Bank[5] ; CmdUFMPrgm ; PHI2 ; PHI2 ; 0.500 ; 0.000 ; 8.820 ; ; -8.653 ; Bank[5] ; CmdDRDIn ; PHI2 ; PHI2 ; 0.500 ; 0.000 ; 8.820 ; ; -8.653 ; Bank[5] ; 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Minimum Pulse Width: 'DRCLK' ; +---------+--------------+----------------+------------------+-------+------------+---------------------------------------------------------------------------------------------+ ; Slack ; Actual Width ; Required Width ; Type ; Clock ; Clock Edge ; Target ; +---------+--------------+----------------+------------------+-------+------------+---------------------------------------------------------------------------------------------+ ; -29.500 ; 0.500 ; 30.000 ; High Pulse Width ; DRCLK ; Rise ; UFM:UFM_inst|UFM_altufm_none_1br:UFM_altufm_none_1br_component|wire_maxii_ufm_block1_drdout ; ; -29.500 ; 0.500 ; 30.000 ; Low Pulse Width ; DRCLK ; Rise ; UFM:UFM_inst|UFM_altufm_none_1br:UFM_altufm_none_1br_component|wire_maxii_ufm_block1_drdout ; ; 0.500 ; 0.500 ; 0.000 ; High Pulse Width ; DRCLK ; Rise ; DRCLK|regout ; ; 0.500 ; 0.500 ; 0.000 ; Low Pulse Width ; DRCLK ; Rise ; DRCLK|regout ; ; 0.500 ; 0.500 ; 0.000 ; High Pulse Width ; DRCLK ; Rise ; UFM_inst|UFM_altufm_none_1br_component|maxii_ufm_block1|drclk ; ; 0.500 ; 0.500 ; 0.000 ; Low Pulse Width ; DRCLK ; Rise ; UFM_inst|UFM_altufm_none_1br_component|maxii_ufm_block1|drclk ; +---------+--------------+----------------+------------------+-------+------------+---------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------+ ; Minimum Pulse Width: 'PHI2' ; +--------+--------------+----------------+------------------+-------+------------+------------------+ ; Slack ; Actual Width ; Required Width ; Type ; Clock ; Clock Edge ; Target ; +--------+--------------+----------------+------------------+-------+------------+------------------+ ; -2.289 ; 1.000 ; 3.289 ; Port Rate ; PHI2 ; Rise ; PHI2 ; ; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; PHI2 ; Fall ; ADSubmitted ; ; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; PHI2 ; Fall ; ADSubmitted ; ; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; PHI2 ; Rise ; Bank[0] ; ; 0.234 ; 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CmdUFMPrgm ; ; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; PHI2 ; Fall ; Cmdn8MEGEN ; ; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; PHI2 ; Fall ; Cmdn8MEGEN ; ; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; PHI2 ; Rise ; RA11 ; ; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; PHI2 ; Rise ; RA11 ; ; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; PHI2 ; Fall ; UFMOscEN ; ; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; PHI2 ; Fall ; UFMOscEN ; ; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; PHI2 ; Fall ; XOR8MEG ; ; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; PHI2 ; Fall ; XOR8MEG ; ; 0.500 ; 0.500 ; 0.000 ; High Pulse Width ; PHI2 ; Rise ; ADSubmitted|clk ; ; 0.500 ; 0.500 ; 0.000 ; Low Pulse Width ; PHI2 ; Rise ; ADSubmitted|clk ; ; 0.500 ; 0.500 ; 0.000 ; High Pulse Width ; PHI2 ; Rise ; Bank[0]|clk ; ; 0.500 ; 0.500 ; 0.000 ; Low Pulse Width ; PHI2 ; Rise ; Bank[0]|clk ; ; 0.500 ; 0.500 ; 0.000 ; High Pulse Width ; PHI2 ; Rise ; Bank[1]|clk ; ; 0.500 ; 0.500 ; 0.000 ; Low Pulse Width ; PHI2 ; Rise ; Bank[1]|clk ; ; 0.500 ; 0.500 ; 0.000 ; High Pulse Width ; PHI2 ; Rise ; Bank[2]|clk ; ; 0.500 ; 0.500 ; 0.000 ; Low Pulse Width ; PHI2 ; Rise ; Bank[2]|clk ; ; 0.500 ; 0.500 ; 0.000 ; High Pulse Width ; PHI2 ; Rise ; Bank[3]|clk ; ; 0.500 ; 0.500 ; 0.000 ; Low Pulse Width ; PHI2 ; Rise ; Bank[3]|clk ; ; 0.500 ; 0.500 ; 0.000 ; High Pulse Width ; PHI2 ; Rise ; Bank[4]|clk ; ; 0.500 ; 0.500 ; 0.000 ; Low Pulse Width ; PHI2 ; Rise ; Bank[4]|clk ; ; 0.500 ; 0.500 ; 0.000 ; High Pulse Width ; PHI2 ; Rise ; Bank[5]|clk ; ; 0.500 ; 0.500 ; 0.000 ; Low Pulse Width ; PHI2 ; Rise ; Bank[5]|clk ; ; 0.500 ; 0.500 ; 0.000 ; High Pulse Width ; PHI2 ; Rise ; Bank[6]|clk ; ; 0.500 ; 0.500 ; 0.000 ; Low Pulse Width ; PHI2 ; Rise ; Bank[6]|clk ; ; 0.500 ; 0.500 ; 0.000 ; High Pulse Width ; PHI2 ; Rise ; Bank[7]|clk ; ; 0.500 ; 0.500 ; 0.000 ; Low Pulse Width ; PHI2 ; Rise ; Bank[7]|clk ; ; 0.500 ; 0.500 ; 0.000 ; High Pulse Width ; PHI2 ; Rise ; C1Submitted|clk ; ; 0.500 ; 0.500 ; 0.000 ; Low Pulse Width ; PHI2 ; Rise ; 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0.377 ; Rise ; PHI2 ; ; Din[4] ; PHI2 ; 0.181 ; 0.181 ; Rise ; PHI2 ; ; Din[5] ; PHI2 ; 0.431 ; 0.431 ; Rise ; PHI2 ; ; Din[6] ; PHI2 ; 0.839 ; 0.839 ; Rise ; PHI2 ; ; Din[7] ; PHI2 ; -0.141 ; -0.141 ; Rise ; PHI2 ; ; Din[*] ; PHI2 ; 7.176 ; 7.176 ; Fall ; PHI2 ; ; Din[0] ; PHI2 ; 6.507 ; 6.507 ; Fall ; PHI2 ; ; Din[1] ; PHI2 ; 5.653 ; 5.653 ; Fall ; PHI2 ; ; Din[2] ; PHI2 ; 6.225 ; 6.225 ; Fall ; PHI2 ; ; Din[3] ; PHI2 ; 6.476 ; 6.476 ; Fall ; PHI2 ; ; Din[4] ; PHI2 ; 5.332 ; 5.332 ; Fall ; PHI2 ; ; Din[5] ; PHI2 ; 7.176 ; 7.176 ; Fall ; PHI2 ; ; Din[6] ; PHI2 ; 5.239 ; 5.239 ; Fall ; PHI2 ; ; Din[7] ; PHI2 ; 5.246 ; 5.246 ; Fall ; PHI2 ; ; MAin[*] ; PHI2 ; 7.271 ; 7.271 ; Fall ; PHI2 ; ; MAin[0] ; PHI2 ; 4.152 ; 4.152 ; Fall ; PHI2 ; ; MAin[1] ; PHI2 ; 4.051 ; 4.051 ; Fall ; PHI2 ; ; MAin[2] ; PHI2 ; 6.688 ; 6.688 ; Fall ; PHI2 ; ; MAin[3] ; PHI2 ; 7.271 ; 7.271 ; Fall ; PHI2 ; ; MAin[4] ; PHI2 ; 7.040 ; 7.040 ; Fall ; PHI2 ; ; MAin[5] ; PHI2 ; 5.984 ; 5.984 ; Fall ; PHI2 ; ; MAin[6] ; PHI2 ; 4.702 ; 4.702 ; Fall ; PHI2 ; ; MAin[7] ; PHI2 ; 4.845 ; 4.845 ; Fall ; PHI2 ; ; nFWE ; PHI2 ; 5.436 ; 5.436 ; Fall ; PHI2 ; ; PHI2 ; RCLK ; 1.898 ; 1.898 ; Rise ; RCLK ; ; nCCAS ; RCLK ; 1.746 ; 1.746 ; Rise ; RCLK ; ; nCRAS ; RCLK ; 1.818 ; 1.818 ; Rise ; RCLK ; ; Din[*] ; nCCAS ; 0.343 ; 0.343 ; Fall ; nCCAS ; ; Din[0] ; nCCAS ; -0.572 ; -0.572 ; Fall ; nCCAS ; ; Din[1] ; nCCAS ; -0.490 ; -0.490 ; Fall ; nCCAS ; ; Din[2] ; nCCAS ; -0.295 ; -0.295 ; Fall ; nCCAS ; ; Din[3] ; nCCAS ; -0.561 ; -0.561 ; Fall ; nCCAS ; ; Din[4] ; nCCAS ; 0.097 ; 0.097 ; Fall ; nCCAS ; ; Din[5] ; nCCAS ; 0.343 ; 0.343 ; Fall ; nCCAS ; ; Din[6] ; nCCAS ; -0.478 ; -0.478 ; Fall ; nCCAS ; ; Din[7] ; nCCAS ; -0.222 ; -0.222 ; Fall ; nCCAS ; ; CROW[*] ; nCRAS ; 1.871 ; 1.871 ; Fall ; nCRAS ; ; CROW[0] ; nCRAS ; 1.871 ; 1.871 ; Fall ; nCRAS ; ; CROW[1] ; nCRAS ; 1.618 ; 1.618 ; Fall ; nCRAS ; ; MAin[*] ; nCRAS ; 0.521 ; 0.521 ; Fall ; nCRAS ; ; MAin[0] ; nCRAS ; -0.639 ; -0.639 ; Fall ; nCRAS ; ; MAin[1] ; nCRAS ; 0.450 ; 0.450 ; Fall ; nCRAS ; ; MAin[2] ; nCRAS ; -0.345 ; -0.345 ; Fall ; nCRAS ; ; MAin[3] ; nCRAS ; 0.521 ; 0.521 ; Fall ; nCRAS ; ; MAin[4] ; nCRAS ; -0.391 ; -0.391 ; Fall ; nCRAS ; ; MAin[5] ; nCRAS ; -0.178 ; -0.178 ; Fall ; nCRAS ; ; MAin[6] ; nCRAS ; -0.439 ; -0.439 ; Fall ; nCRAS ; ; MAin[7] ; nCRAS ; -1.067 ; -1.067 ; Fall ; nCRAS ; ; MAin[8] ; nCRAS ; -0.425 ; -0.425 ; Fall ; nCRAS ; ; MAin[9] ; nCRAS ; -0.474 ; -0.474 ; Fall ; nCRAS ; ; nCCAS ; nCRAS ; 0.429 ; 0.429 ; Fall ; nCRAS ; ; nFWE ; nCRAS ; 2.878 ; 2.878 ; Fall ; nCRAS ; +-----------+------------+--------+--------+------------+-----------------+ +-------------------------------------------------------------------------+ ; Hold Times ; +-----------+------------+--------+--------+------------+-----------------+ ; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ; +-----------+------------+--------+--------+------------+-----------------+ ; Din[*] ; PHI2 ; 0.943 ; 0.943 ; Rise ; PHI2 ; ; Din[0] ; PHI2 ; 0.454 ; 0.454 ; Rise ; PHI2 ; ; Din[1] ; PHI2 ; 0.455 ; 0.455 ; Rise ; PHI2 ; ; Din[2] ; PHI2 ; 0.367 ; 0.367 ; Rise ; PHI2 ; ; Din[3] ; PHI2 ; 0.177 ; 0.177 ; Rise ; PHI2 ; ; Din[4] ; PHI2 ; 0.373 ; 0.373 ; Rise ; PHI2 ; ; Din[5] ; PHI2 ; 0.123 ; 0.123 ; Rise ; PHI2 ; ; Din[6] ; PHI2 ; 0.943 ; 0.943 ; Rise ; PHI2 ; ; Din[7] ; PHI2 ; 0.695 ; 0.695 ; Rise ; PHI2 ; ; Din[*] ; PHI2 ; 0.303 ; 0.303 ; Fall ; PHI2 ; ; Din[0] ; PHI2 ; -0.378 ; -0.378 ; Fall ; PHI2 ; ; Din[1] ; PHI2 ; 0.138 ; 0.138 ; Fall ; PHI2 ; ; Din[2] ; PHI2 ; -0.365 ; -0.365 ; Fall ; PHI2 ; ; Din[3] ; PHI2 ; -0.419 ; -0.419 ; Fall ; PHI2 ; ; Din[4] ; PHI2 ; 0.303 ; 0.303 ; Fall ; PHI2 ; ; Din[5] ; PHI2 ; -1.686 ; -1.686 ; Fall ; PHI2 ; ; Din[6] ; PHI2 ; -1.080 ; -1.080 ; Fall ; PHI2 ; ; Din[7] ; PHI2 ; -1.052 ; -1.052 ; Fall ; PHI2 ; ; MAin[*] ; PHI2 ; 0.837 ; 0.837 ; Fall ; PHI2 ; ; MAin[0] ; PHI2 ; 0.837 ; 0.837 ; Fall ; PHI2 ; ; MAin[1] ; PHI2 ; -0.027 ; -0.027 ; Fall ; PHI2 ; ; MAin[2] ; PHI2 ; -2.640 ; -2.640 ; Fall ; PHI2 ; ; MAin[3] ; PHI2 ; -3.223 ; -3.223 ; Fall ; PHI2 ; ; MAin[4] ; PHI2 ; -2.992 ; -2.992 ; Fall ; PHI2 ; ; MAin[5] ; PHI2 ; -1.936 ; -1.936 ; Fall ; PHI2 ; ; MAin[6] ; PHI2 ; -0.564 ; -0.564 ; Fall ; PHI2 ; ; MAin[7] ; PHI2 ; -0.704 ; -0.704 ; Fall ; PHI2 ; ; nFWE ; PHI2 ; -0.462 ; -0.462 ; Fall ; PHI2 ; ; PHI2 ; RCLK ; -1.344 ; -1.344 ; Rise ; RCLK ; ; nCCAS ; RCLK ; -1.192 ; -1.192 ; Rise ; RCLK ; ; nCRAS ; RCLK ; -1.264 ; -1.264 ; Rise ; RCLK ; ; Din[*] ; nCCAS ; 1.126 ; 1.126 ; Fall ; nCCAS ; ; Din[0] ; nCCAS ; 1.126 ; 1.126 ; Fall ; nCCAS ; ; Din[1] ; nCCAS ; 1.044 ; 1.044 ; Fall ; nCCAS ; ; Din[2] ; nCCAS ; 0.849 ; 0.849 ; Fall ; nCCAS ; ; Din[3] ; nCCAS ; 1.115 ; 1.115 ; Fall ; nCCAS ; ; Din[4] ; nCCAS ; 0.457 ; 0.457 ; Fall ; nCCAS ; ; Din[5] ; nCCAS ; 0.211 ; 0.211 ; Fall ; nCCAS ; ; Din[6] ; nCCAS ; 1.032 ; 1.032 ; Fall ; nCCAS ; ; Din[7] ; nCCAS ; 0.776 ; 0.776 ; Fall ; nCCAS ; ; CROW[*] ; nCRAS ; -1.064 ; -1.064 ; Fall ; nCRAS ; ; CROW[0] ; nCRAS ; -1.317 ; -1.317 ; Fall ; nCRAS ; ; CROW[1] ; nCRAS ; -1.064 ; -1.064 ; Fall ; nCRAS ; ; MAin[*] ; nCRAS ; 1.621 ; 1.621 ; Fall ; nCRAS ; ; MAin[0] ; nCRAS ; 1.193 ; 1.193 ; Fall ; nCRAS ; ; MAin[1] ; nCRAS ; 0.104 ; 0.104 ; Fall ; nCRAS ; ; MAin[2] ; nCRAS ; 0.899 ; 0.899 ; Fall ; nCRAS ; ; MAin[3] ; nCRAS ; 0.033 ; 0.033 ; Fall ; nCRAS ; ; MAin[4] ; nCRAS ; 0.945 ; 0.945 ; Fall ; nCRAS ; ; MAin[5] ; nCRAS ; 0.732 ; 0.732 ; Fall ; nCRAS ; ; MAin[6] ; nCRAS ; 0.993 ; 0.993 ; Fall ; nCRAS ; ; MAin[7] ; nCRAS ; 1.621 ; 1.621 ; Fall ; nCRAS ; ; MAin[8] ; nCRAS ; 0.979 ; 0.979 ; Fall ; nCRAS ; ; MAin[9] ; nCRAS ; 1.028 ; 1.028 ; Fall ; nCRAS ; ; nCCAS ; nCRAS ; 0.125 ; 0.125 ; Fall ; nCRAS ; ; nFWE ; nCRAS ; -2.324 ; -2.324 ; Fall ; nCRAS ; +-----------+------------+--------+--------+------------+-----------------+ +-------------------------------------------------------------------------+ ; Clock to Output Times ; +-----------+------------+--------+--------+------------+-----------------+ ; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ; +-----------+------------+--------+--------+------------+-----------------+ ; RA[*] ; PHI2 ; 11.943 ; 11.943 ; Rise ; PHI2 ; ; RA[11] ; PHI2 ; 11.943 ; 11.943 ; Rise ; PHI2 ; ; RA[*] ; RCLK ; 12.421 ; 12.421 ; Rise ; RCLK ; ; RA[0] ; RCLK ; 12.101 ; 12.101 ; Rise ; RCLK ; ; RA[1] ; RCLK ; 11.881 ; 11.881 ; Rise ; RCLK ; ; RA[2] ; RCLK ; 12.068 ; 12.068 ; Rise ; RCLK ; ; RA[3] ; RCLK ; 12.421 ; 12.421 ; Rise ; RCLK ; ; RA[4] ; RCLK ; 12.287 ; 12.287 ; Rise ; RCLK ; ; RA[5] ; RCLK ; 12.220 ; 12.220 ; Rise ; RCLK ; ; RA[6] ; RCLK ; 12.186 ; 12.186 ; Rise ; RCLK ; ; RA[7] ; RCLK ; 11.890 ; 11.890 ; Rise ; RCLK ; ; RA[8] ; RCLK ; 12.150 ; 12.150 ; Rise ; RCLK ; ; RA[9] ; RCLK ; 12.269 ; 12.269 ; Rise ; RCLK ; ; RA[10] ; RCLK ; 8.927 ; 8.927 ; Rise ; RCLK ; ; RCKE ; RCLK ; 8.786 ; 8.786 ; Rise ; RCLK ; ; RDQMH ; RCLK ; 12.174 ; 12.174 ; Rise ; RCLK ; ; RDQML ; RCLK ; 12.206 ; 12.206 ; Rise ; RCLK ; ; nRCAS ; RCLK ; 8.142 ; 8.142 ; Rise ; RCLK ; ; nRCS ; RCLK ; 8.142 ; 8.142 ; Rise ; RCLK ; ; nRRAS ; RCLK ; 7.536 ; 7.536 ; Rise ; RCLK ; ; nRWE ; RCLK ; 8.622 ; 8.622 ; Rise ; RCLK ; ; RD[*] ; nCCAS ; 19.685 ; 19.685 ; Fall ; nCCAS ; ; RD[0] ; nCCAS ; 19.685 ; 19.685 ; Fall ; nCCAS ; ; RD[1] ; nCCAS ; 18.806 ; 18.806 ; Fall ; nCCAS ; ; RD[2] ; nCCAS ; 17.621 ; 17.621 ; Fall ; nCCAS ; ; RD[3] ; nCCAS ; 19.528 ; 19.528 ; Fall ; nCCAS ; ; RD[4] ; nCCAS ; 18.795 ; 18.795 ; Fall ; nCCAS ; ; RD[5] ; nCCAS ; 18.802 ; 18.802 ; Fall ; nCCAS ; ; RD[6] ; nCCAS ; 18.954 ; 18.954 ; Fall ; nCCAS ; ; RD[7] ; nCCAS ; 18.801 ; 18.801 ; Fall ; nCCAS ; ; RA[*] ; nCRAS ; 14.657 ; 14.657 ; Fall ; nCRAS ; ; RA[0] ; nCRAS ; 13.694 ; 13.694 ; Fall ; nCRAS ; ; RA[1] ; nCRAS ; 13.338 ; 13.338 ; Fall ; nCRAS ; ; RA[2] ; nCRAS ; 13.700 ; 13.700 ; Fall ; nCRAS ; ; RA[3] ; nCRAS ; 13.894 ; 13.894 ; Fall ; nCRAS ; ; RA[4] ; nCRAS ; 13.348 ; 13.348 ; Fall ; nCRAS ; ; RA[5] ; nCRAS ; 13.282 ; 13.282 ; Fall ; nCRAS ; ; RA[6] ; nCRAS ; 13.721 ; 13.721 ; Fall ; nCRAS ; ; RA[7] ; nCRAS ; 13.003 ; 13.003 ; Fall ; nCRAS ; ; RA[8] ; nCRAS ; 14.657 ; 14.657 ; Fall ; nCRAS ; ; RA[9] ; nCRAS ; 13.207 ; 13.207 ; Fall ; nCRAS ; ; RBA[*] ; nCRAS ; 10.738 ; 10.738 ; Fall ; nCRAS ; ; RBA[0] ; nCRAS ; 10.096 ; 10.096 ; Fall ; nCRAS ; ; RBA[1] ; nCRAS ; 10.738 ; 10.738 ; Fall ; nCRAS ; +-----------+------------+--------+--------+------------+-----------------+ +-------------------------------------------------------------------------+ ; Minimum Clock to Output Times ; +-----------+------------+--------+--------+------------+-----------------+ ; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ; +-----------+------------+--------+--------+------------+-----------------+ ; RA[*] ; PHI2 ; 11.943 ; 11.943 ; Rise ; PHI2 ; ; RA[11] ; PHI2 ; 11.943 ; 11.943 ; Rise ; PHI2 ; ; RA[*] ; RCLK ; 8.927 ; 8.927 ; Rise ; RCLK ; ; RA[0] ; RCLK ; 12.101 ; 12.101 ; Rise ; RCLK ; ; RA[1] ; RCLK ; 11.881 ; 11.881 ; Rise ; RCLK ; ; RA[2] ; RCLK ; 12.068 ; 12.068 ; Rise ; RCLK ; ; RA[3] ; RCLK ; 12.421 ; 12.421 ; Rise ; RCLK ; ; RA[4] ; RCLK ; 12.287 ; 12.287 ; Rise ; RCLK ; ; RA[5] ; RCLK ; 12.220 ; 12.220 ; Rise ; RCLK ; ; RA[6] ; RCLK ; 12.186 ; 12.186 ; Rise ; RCLK ; ; RA[7] ; RCLK ; 11.890 ; 11.890 ; Rise ; RCLK ; ; RA[8] ; RCLK ; 12.150 ; 12.150 ; Rise ; RCLK ; ; RA[9] ; RCLK ; 12.269 ; 12.269 ; Rise ; RCLK ; ; RA[10] ; RCLK ; 8.927 ; 8.927 ; Rise ; RCLK ; ; RCKE ; RCLK ; 8.786 ; 8.786 ; Rise ; RCLK ; ; RDQMH ; RCLK ; 12.174 ; 12.174 ; Rise ; RCLK ; ; RDQML ; RCLK ; 12.206 ; 12.206 ; Rise ; RCLK ; ; nRCAS ; RCLK ; 8.142 ; 8.142 ; Rise ; RCLK ; ; nRCS ; RCLK ; 8.142 ; 8.142 ; Rise ; RCLK ; ; nRRAS ; RCLK ; 7.536 ; 7.536 ; Rise ; RCLK ; ; nRWE ; RCLK ; 8.622 ; 8.622 ; Rise ; RCLK ; ; RD[*] ; nCCAS ; 17.621 ; 17.621 ; Fall ; nCCAS ; ; RD[0] ; nCCAS ; 19.685 ; 19.685 ; Fall ; nCCAS ; ; RD[1] ; nCCAS ; 18.806 ; 18.806 ; Fall ; nCCAS ; ; RD[2] ; nCCAS ; 17.621 ; 17.621 ; Fall ; nCCAS ; ; RD[3] ; nCCAS ; 19.528 ; 19.528 ; Fall ; nCCAS ; ; RD[4] ; nCCAS ; 18.795 ; 18.795 ; Fall ; nCCAS ; ; RD[5] ; nCCAS ; 18.802 ; 18.802 ; Fall ; nCCAS ; ; RD[6] ; nCCAS ; 18.954 ; 18.954 ; Fall ; nCCAS ; ; RD[7] ; nCCAS ; 18.801 ; 18.801 ; Fall ; nCCAS ; ; RA[*] ; nCRAS ; 13.003 ; 13.003 ; Fall ; nCRAS ; ; RA[0] ; nCRAS ; 13.694 ; 13.694 ; Fall ; nCRAS ; ; RA[1] ; nCRAS ; 13.338 ; 13.338 ; Fall ; nCRAS ; ; RA[2] ; nCRAS ; 13.700 ; 13.700 ; Fall ; nCRAS ; ; RA[3] ; nCRAS ; 13.894 ; 13.894 ; Fall ; nCRAS ; ; RA[4] ; nCRAS ; 13.348 ; 13.348 ; Fall ; nCRAS ; ; RA[5] ; nCRAS ; 13.282 ; 13.282 ; Fall ; nCRAS ; ; RA[6] ; nCRAS ; 13.721 ; 13.721 ; Fall ; nCRAS ; ; RA[7] ; nCRAS ; 13.003 ; 13.003 ; Fall ; nCRAS ; ; RA[8] ; nCRAS ; 14.657 ; 14.657 ; Fall ; nCRAS ; ; RA[9] ; nCRAS ; 13.207 ; 13.207 ; Fall ; nCRAS ; ; RBA[*] ; nCRAS ; 10.096 ; 10.096 ; Fall ; nCRAS ; ; RBA[0] ; nCRAS ; 10.096 ; 10.096 ; Fall ; nCRAS ; ; RBA[1] ; nCRAS ; 10.738 ; 10.738 ; Fall ; nCRAS ; +-----------+------------+--------+--------+------------+-----------------+ +------------------------------------------------------+ ; Propagation Delay ; +------------+-------------+--------+----+----+--------+ ; Input Port ; Output Port ; RR ; RF ; FR ; FF ; +------------+-------------+--------+----+----+--------+ ; MAin[0] ; RA[0] ; 10.124 ; ; ; 10.124 ; ; MAin[1] ; RA[1] ; 9.891 ; ; ; 9.891 ; ; MAin[2] ; RA[2] ; 8.276 ; ; ; 8.276 ; ; MAin[3] ; RA[3] ; 10.704 ; ; ; 10.704 ; ; MAin[4] ; RA[4] ; 8.824 ; ; ; 8.824 ; ; MAin[5] ; RA[5] ; 8.367 ; ; ; 8.367 ; ; MAin[6] ; RA[6] ; 10.195 ; ; ; 10.195 ; ; MAin[7] ; RA[7] ; 9.820 ; ; ; 9.820 ; ; MAin[8] ; RA[8] ; 9.678 ; ; ; 9.678 ; ; MAin[9] ; RA[9] ; 8.912 ; ; ; 8.912 ; ; MAin[9] ; RDQMH ; 8.830 ; ; ; 8.830 ; ; MAin[9] ; RDQML ; 8.862 ; ; ; 8.862 ; ; RD[0] ; Dout[0] ; 6.188 ; ; ; 6.188 ; ; RD[1] ; Dout[1] ; 6.690 ; ; ; 6.690 ; ; RD[2] ; Dout[2] ; 6.254 ; ; ; 6.254 ; ; RD[3] ; Dout[3] ; 6.845 ; ; ; 6.845 ; ; RD[4] ; Dout[4] ; 6.775 ; ; ; 6.775 ; ; RD[5] ; Dout[5] ; 6.952 ; ; ; 6.952 ; ; RD[6] ; Dout[6] ; 6.194 ; ; ; 6.194 ; ; RD[7] ; Dout[7] ; 6.725 ; ; ; 6.725 ; ; nFWE ; RD[0] ; 17.178 ; ; ; 17.178 ; ; nFWE ; RD[1] ; 16.032 ; ; ; 16.032 ; ; nFWE ; RD[2] ; 16.032 ; ; ; 16.032 ; ; nFWE ; RD[3] ; 17.178 ; ; ; 17.178 ; ; nFWE ; RD[4] ; 17.178 ; ; ; 17.178 ; ; nFWE ; RD[5] ; 16.032 ; ; ; 16.032 ; ; nFWE ; RD[6] ; 17.178 ; ; ; 17.178 ; ; nFWE ; RD[7] ; 17.178 ; ; ; 17.178 ; +------------+-------------+--------+----+----+--------+ +------------------------------------------------------+ ; Minimum Propagation Delay ; +------------+-------------+--------+----+----+--------+ ; Input Port ; Output Port ; RR ; RF ; FR ; FF ; +------------+-------------+--------+----+----+--------+ ; MAin[0] ; RA[0] ; 10.124 ; ; ; 10.124 ; ; MAin[1] ; RA[1] ; 9.891 ; ; ; 9.891 ; ; MAin[2] ; RA[2] ; 8.276 ; ; ; 8.276 ; ; MAin[3] ; RA[3] ; 10.704 ; ; ; 10.704 ; ; MAin[4] ; RA[4] ; 8.824 ; ; ; 8.824 ; ; MAin[5] ; RA[5] ; 8.367 ; ; ; 8.367 ; ; MAin[6] ; RA[6] ; 10.195 ; ; ; 10.195 ; ; MAin[7] ; RA[7] ; 9.820 ; ; ; 9.820 ; ; MAin[8] ; RA[8] ; 9.678 ; ; ; 9.678 ; ; MAin[9] ; RA[9] ; 8.912 ; ; ; 8.912 ; ; MAin[9] ; RDQMH ; 8.830 ; ; ; 8.830 ; ; MAin[9] ; RDQML ; 8.862 ; ; ; 8.862 ; ; RD[0] ; Dout[0] ; 6.188 ; ; ; 6.188 ; ; RD[1] ; Dout[1] ; 6.690 ; ; ; 6.690 ; ; RD[2] ; Dout[2] ; 6.254 ; ; ; 6.254 ; ; RD[3] ; Dout[3] ; 6.845 ; ; ; 6.845 ; ; RD[4] ; Dout[4] ; 6.775 ; ; ; 6.775 ; ; RD[5] ; Dout[5] ; 6.952 ; ; ; 6.952 ; ; RD[6] ; Dout[6] ; 6.194 ; ; ; 6.194 ; ; RD[7] ; Dout[7] ; 6.725 ; ; ; 6.725 ; ; nFWE ; RD[0] ; 17.178 ; ; ; 17.178 ; ; nFWE ; RD[1] ; 16.032 ; ; ; 16.032 ; ; nFWE ; RD[2] ; 16.032 ; ; ; 16.032 ; ; nFWE ; RD[3] ; 17.178 ; ; ; 17.178 ; ; nFWE ; RD[4] ; 17.178 ; ; ; 17.178 ; ; nFWE ; RD[5] ; 16.032 ; ; ; 16.032 ; ; nFWE ; RD[6] ; 17.178 ; ; ; 17.178 ; ; nFWE ; RD[7] ; 17.178 ; ; ; 17.178 ; +------------+-------------+--------+----+----+--------+ +-----------------------------------------------------------------------+ ; Output Enable Times ; +-----------+------------+--------+------+------------+-----------------+ ; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ; +-----------+------------+--------+------+------------+-----------------+ ; RD[*] ; nCCAS ; 13.198 ; ; Rise ; nCCAS ; ; RD[0] ; nCCAS ; 14.344 ; ; Rise ; nCCAS ; ; RD[1] ; nCCAS ; 13.198 ; ; Rise ; nCCAS ; ; RD[2] ; nCCAS ; 13.198 ; ; Rise ; nCCAS ; ; RD[3] ; nCCAS ; 14.344 ; ; Rise ; nCCAS ; ; RD[4] ; nCCAS ; 14.344 ; ; Rise ; nCCAS ; ; RD[5] ; nCCAS ; 13.198 ; ; Rise ; nCCAS ; ; RD[6] ; nCCAS ; 14.344 ; ; Rise ; nCCAS ; ; RD[7] ; nCCAS ; 14.344 ; ; Rise ; nCCAS ; ; RD[*] ; nCCAS ; 13.198 ; ; Fall ; nCCAS ; ; RD[0] ; nCCAS ; 14.344 ; ; Fall ; nCCAS ; ; RD[1] ; nCCAS ; 13.198 ; ; Fall ; nCCAS ; ; RD[2] ; nCCAS ; 13.198 ; ; Fall ; nCCAS ; ; RD[3] ; nCCAS ; 14.344 ; ; Fall ; nCCAS ; ; RD[4] ; nCCAS ; 14.344 ; ; Fall ; nCCAS ; ; RD[5] ; nCCAS ; 13.198 ; ; Fall ; nCCAS ; ; RD[6] ; nCCAS ; 14.344 ; ; Fall ; nCCAS ; ; RD[7] ; nCCAS ; 14.344 ; ; Fall ; nCCAS ; +-----------+------------+--------+------+------------+-----------------+ +-----------------------------------------------------------------------+ ; Minimum Output Enable Times ; +-----------+------------+--------+------+------------+-----------------+ ; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ; +-----------+------------+--------+------+------------+-----------------+ ; RD[*] ; nCCAS ; 13.198 ; ; Rise ; nCCAS ; ; RD[0] ; nCCAS ; 14.344 ; ; Rise ; nCCAS ; ; RD[1] ; nCCAS ; 13.198 ; ; Rise ; nCCAS ; ; RD[2] ; nCCAS ; 13.198 ; ; Rise ; nCCAS ; ; RD[3] ; nCCAS ; 14.344 ; ; Rise ; nCCAS ; ; RD[4] ; nCCAS ; 14.344 ; ; Rise ; nCCAS ; ; RD[5] ; nCCAS ; 13.198 ; ; Rise ; nCCAS ; ; RD[6] ; nCCAS ; 14.344 ; ; Rise ; nCCAS ; ; RD[7] ; nCCAS ; 14.344 ; ; Rise ; nCCAS ; ; RD[*] ; nCCAS ; 13.198 ; ; Fall ; nCCAS ; ; RD[0] ; nCCAS ; 14.344 ; ; Fall ; nCCAS ; ; RD[1] ; nCCAS ; 13.198 ; ; Fall ; nCCAS ; ; RD[2] ; nCCAS ; 13.198 ; ; Fall ; nCCAS ; ; RD[3] ; nCCAS ; 14.344 ; ; Fall ; nCCAS ; ; RD[4] ; nCCAS ; 14.344 ; ; Fall ; nCCAS ; ; RD[5] ; nCCAS ; 13.198 ; ; Fall ; nCCAS ; ; RD[6] ; nCCAS ; 14.344 ; ; Fall ; nCCAS ; ; RD[7] ; nCCAS ; 14.344 ; ; Fall ; nCCAS ; +-----------+------------+--------+------+------------+-----------------+ +-------------------------------------------------------------------------------+ ; Output Disable Times ; +-----------+------------+-----------+-----------+------------+-----------------+ ; Data Port ; Clock Port ; 0 to Hi-Z ; 1 to Hi-Z ; Clock Edge ; Clock Reference ; +-----------+------------+-----------+-----------+------------+-----------------+ ; RD[*] ; nCCAS ; 13.198 ; ; Rise ; nCCAS ; ; RD[0] ; nCCAS ; 14.344 ; ; Rise ; nCCAS ; ; RD[1] ; nCCAS ; 13.198 ; ; Rise ; nCCAS ; ; RD[2] ; nCCAS ; 13.198 ; ; Rise ; nCCAS ; ; RD[3] ; nCCAS ; 14.344 ; ; Rise ; nCCAS ; ; RD[4] ; nCCAS ; 14.344 ; ; Rise ; nCCAS ; ; RD[5] ; nCCAS ; 13.198 ; ; Rise ; nCCAS ; ; RD[6] ; nCCAS ; 14.344 ; ; Rise ; nCCAS ; ; RD[7] ; nCCAS ; 14.344 ; ; Rise ; nCCAS ; ; RD[*] ; nCCAS ; 13.198 ; ; Fall ; nCCAS ; ; RD[0] ; nCCAS ; 14.344 ; ; Fall ; nCCAS ; ; RD[1] ; nCCAS ; 13.198 ; ; Fall ; nCCAS ; ; RD[2] ; nCCAS ; 13.198 ; ; Fall ; nCCAS ; ; RD[3] ; nCCAS ; 14.344 ; ; Fall ; nCCAS ; ; RD[4] ; nCCAS ; 14.344 ; ; Fall ; nCCAS ; ; RD[5] ; nCCAS ; 13.198 ; ; Fall ; nCCAS ; ; RD[6] ; nCCAS ; 14.344 ; ; Fall ; nCCAS ; ; RD[7] ; nCCAS ; 14.344 ; ; Fall ; nCCAS ; +-----------+------------+-----------+-----------+------------+-----------------+ +-------------------------------------------------------------------------------+ ; Minimum Output Disable Times ; +-----------+------------+-----------+-----------+------------+-----------------+ ; Data Port ; Clock Port ; 0 to Hi-Z ; 1 to Hi-Z ; Clock Edge ; Clock Reference ; +-----------+------------+-----------+-----------+------------+-----------------+ ; RD[*] ; nCCAS ; 13.198 ; ; Rise ; nCCAS ; ; RD[0] ; nCCAS ; 14.344 ; ; Rise ; nCCAS ; ; RD[1] ; nCCAS ; 13.198 ; ; Rise ; nCCAS ; ; RD[2] ; nCCAS ; 13.198 ; ; Rise ; nCCAS ; ; RD[3] ; nCCAS ; 14.344 ; ; Rise ; nCCAS ; ; RD[4] ; nCCAS ; 14.344 ; ; Rise ; nCCAS ; ; RD[5] ; nCCAS ; 13.198 ; ; Rise ; nCCAS ; ; RD[6] ; nCCAS ; 14.344 ; ; Rise ; nCCAS ; ; RD[7] ; nCCAS ; 14.344 ; ; Rise ; nCCAS ; ; RD[*] ; nCCAS ; 13.198 ; ; Fall ; nCCAS ; ; RD[0] ; nCCAS ; 14.344 ; ; Fall ; nCCAS ; ; RD[1] ; nCCAS ; 13.198 ; ; Fall ; nCCAS ; ; RD[2] ; nCCAS ; 13.198 ; ; Fall ; nCCAS ; ; RD[3] ; nCCAS ; 14.344 ; ; Fall ; nCCAS ; ; RD[4] ; nCCAS ; 14.344 ; ; Fall ; nCCAS ; ; RD[5] ; nCCAS ; 13.198 ; ; Fall ; nCCAS ; ; RD[6] ; nCCAS ; 14.344 ; ; Fall ; nCCAS ; ; RD[7] ; nCCAS ; 14.344 ; ; Fall ; nCCAS ; +-----------+------------+-----------+-----------+------------+-----------------+ +-------------------------------------------------------------------+ ; Setup Transfers ; +------------+----------+----------+----------+----------+----------+ ; From Clock ; To Clock ; RR Paths ; FR Paths ; RF Paths ; FF Paths ; +------------+----------+----------+----------+----------+----------+ ; ARCLK ; ARCLK ; 1 ; 0 ; 0 ; 0 ; ; RCLK ; ARCLK ; 1 ; 0 ; 0 ; 0 ; ; DRCLK ; DRCLK ; 1 ; 0 ; 0 ; 0 ; ; RCLK ; DRCLK ; 2 ; 0 ; 0 ; 0 ; ; nCCAS ; nCRAS ; 0 ; 0 ; 1 ; 1 ; ; RCLK ; nCRAS ; 0 ; 0 ; 12 ; 0 ; ; PHI2 ; PHI2 ; 0 ; 1 ; 160 ; 14 ; ; RCLK ; PHI2 ; 2 ; 0 ; 1 ; 0 ; ; ARCLK ; RCLK ; 1 ; 1 ; 0 ; 0 ; ; DRCLK ; RCLK ; 2 ; 0 ; 0 ; 0 ; ; nCCAS ; RCLK ; 1 ; 1 ; 0 ; 0 ; ; nCRAS ; RCLK ; 1 ; 17 ; 0 ; 0 ; ; PHI2 ; RCLK ; 1 ; 11 ; 0 ; 0 ; ; RCLK ; RCLK ; 619 ; 0 ; 0 ; 0 ; +------------+----------+----------+----------+----------+----------+ Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported. +-------------------------------------------------------------------+ ; Hold Transfers ; +------------+----------+----------+----------+----------+----------+ ; From Clock ; To Clock ; RR Paths ; FR Paths ; RF Paths ; FF Paths ; +------------+----------+----------+----------+----------+----------+ ; ARCLK ; ARCLK ; 1 ; 0 ; 0 ; 0 ; ; RCLK ; ARCLK ; 1 ; 0 ; 0 ; 0 ; ; DRCLK ; DRCLK ; 1 ; 0 ; 0 ; 0 ; ; RCLK ; DRCLK ; 2 ; 0 ; 0 ; 0 ; ; nCCAS ; nCRAS ; 0 ; 0 ; 1 ; 1 ; ; RCLK ; nCRAS ; 0 ; 0 ; 12 ; 0 ; ; PHI2 ; PHI2 ; 0 ; 1 ; 160 ; 14 ; ; RCLK ; PHI2 ; 2 ; 0 ; 1 ; 0 ; ; ARCLK ; RCLK ; 1 ; 1 ; 0 ; 0 ; ; DRCLK ; RCLK ; 2 ; 0 ; 0 ; 0 ; ; nCCAS ; RCLK ; 1 ; 1 ; 0 ; 0 ; ; nCRAS ; RCLK ; 1 ; 17 ; 0 ; 0 ; ; PHI2 ; RCLK ; 1 ; 11 ; 0 ; 0 ; ; RCLK ; RCLK ; 619 ; 0 ; 0 ; 0 ; +------------+----------+----------+----------+----------+----------+ Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported. --------------- ; Report TCCS ; --------------- No dedicated SERDES Transmitter circuitry present in device or used in design --------------- ; Report RSKM ; --------------- No dedicated SERDES Receiver circuitry present in device or used in design +------------------------------------------------+ ; Unconstrained Paths ; +---------------------------------+-------+------+ ; Property ; Setup ; Hold ; +---------------------------------+-------+------+ ; Illegal Clocks ; 0 ; 0 ; ; Unconstrained Clocks ; 0 ; 0 ; ; Unconstrained Input Ports ; 30 ; 30 ; ; Unconstrained Input Port Paths ; 231 ; 231 ; ; Unconstrained Output Ports ; 37 ; 37 ; ; Unconstrained Output Port Paths ; 75 ; 75 ; +---------------------------------+-------+------+ +------------------------------------+ ; TimeQuest Timing Analyzer Messages ; +------------------------------------+ Info: ******************************************************************* Info: Running Quartus II 32-bit TimeQuest Timing Analyzer Info: Version 13.0.1 Build 232 06/12/2013 Service Pack 1 SJ Web Edition Info: Processing started: Thu Jul 23 02:20:57 2020 Info: Command: quartus_sta RAM4GS -c RAM4GS Info: qsta_default_script.tcl version: #1 Info (20030): Parallel compilation is enabled and will use 2 of the 2 processors detected Info (21077): Low junction temperature is 0 degrees C Info (21077): High junction temperature is 85 degrees C Info (306004): Started post-fitting delay annotation Info (306005): Delay annotation completed successfully Info (332104): Reading SDC File: 'constraints.sdc' Info (332142): No user constrained base clocks found in the design. Calling "derive_clocks -period 1.0" Info (332105): Deriving Clocks Info (332105): create_clock -period 1.000 -name DRCLK DRCLK Info (332105): create_clock -period 1.000 -name ARCLK ARCLK Info (332105): create_clock -period 1.000 -name RCLK RCLK Info (332105): create_clock -period 1.000 -name nCRAS nCRAS Info (332105): create_clock -period 1.000 -name PHI2 PHI2 Info (332105): create_clock -period 1.000 -name nCCAS nCCAS Info: Found TIMEQUEST_REPORT_SCRIPT_INCLUDE_DEFAULT_ANALYSIS = ON Critical Warning (332148): Timing requirements not met Info (332146): Worst-case setup slack is -99.000 Info (332119): Slack End Point TNS Clock Info (332119): ========= ============= ===================== Info (332119): -99.000 -99.000 ARCLK Info (332119): -99.000 -99.000 DRCLK Info (332119): -9.292 -92.804 PHI2 Info (332119): -8.365 -253.063 RCLK Info (332119): -0.490 -0.577 nCRAS Info (332146): Worst-case hold slack is -16.306 Info (332119): Slack End Point TNS Clock Info (332119): ========= ============= ===================== Info (332119): -16.306 -16.306 DRCLK Info (332119): -16.272 -16.272 ARCLK Info (332119): -0.874 -0.874 RCLK Info (332119): -0.396 -0.396 PHI2 Info (332119): -0.125 -0.125 nCRAS Info (332140): No Recovery paths to report Info (332140): No Removal paths to report Info (332146): Worst-case minimum pulse width slack is -29.500 Info (332119): Slack End Point TNS Clock Info (332119): ========= ============= ===================== Info (332119): -29.500 -59.000 ARCLK Info (332119): -29.500 -59.000 DRCLK Info (332119): -2.289 -2.289 PHI2 Info (332119): -2.289 -2.289 RCLK Info (332119): -2.289 -2.289 nCCAS Info (332119): -2.289 -2.289 nCRAS Info (332001): The selected device family is not supported by the report_metastability command. Info (332102): Design is not fully constrained for setup requirements Info (332102): Design is not fully constrained for hold requirements Info: Quartus II 32-bit TimeQuest Timing Analyzer was successful. 0 errors, 1 warning Info: Peak virtual memory: 288 megabytes Info: Processing ended: Thu Jul 23 02:21:02 2020 Info: Elapsed time: 00:00:05 Info: Total CPU time (on all processors): 00:00:04