Apple-2-HW/RAM2GS
1
0
Fork 0
mirror of https://github.com/garrettsworkshop/RAM2GS.git synced 2024-11-28 21:49:21 +00:00
Code Issues Projects Releases Wiki Activity
29fc53db02
RAM2GS/CPLD/MAXV/output_files/RAM2GS.sta.rpt
Zane Kaminski 29fc53db02 With model detect
2023-08-13 00:06:58 -04:00

1011 lines
92 KiB
Plaintext
Raw Blame History

Timing Analyzer report for RAM2GS
Sun Aug 13 00:02:12 2023
Quartus Prime Version 19.1.0 Build 670 09/22/2019 SJ Lite Edition
---------------------
; Table of Contents ;
---------------------
1. Legal Notice
2. Timing Analyzer Summary
3. Parallel Compilation
4. Clocks
5. Fmax Summary
6. Setup Summary
7. Hold Summary
8. Recovery Summary
9. Removal Summary
10. Minimum Pulse Width Summary
11. Setup: 'ARCLK'
12. Setup: 'DRCLK'
13. Setup: 'PHI2'
14. Setup: 'RCLK'
15. Setup: 'nCRAS'
16. Hold: 'DRCLK'
17. Hold: 'ARCLK'
18. Hold: 'PHI2'
19. Hold: 'nCRAS'
20. Hold: 'RCLK'
21. Setup Transfers
22. Hold Transfers
23. Report TCCS
24. Report RSKM
25. Unconstrained Paths Summary
26. Clock Status Summary
27. Unconstrained Input Ports
28. Unconstrained Output Ports
29. Unconstrained Input Ports
30. Unconstrained Output Ports
31. Timing Analyzer Messages
----------------
; Legal Notice ;
----------------
Copyright (C) 2019 Intel Corporation. All rights reserved.
Your use of Intel Corporation's design tools, logic functions
and other software and tools, and any partner logic
functions, and any output files from any of the foregoing
(including device programming or simulation files), and any
associated documentation or information are expressly subject
to the terms and conditions of the Intel Program License
Subscription Agreement, the Intel Quartus Prime License Agreement,
the Intel FPGA IP License Agreement, or other applicable license
agreement, including, without limitation, that your use is for
the sole purpose of programming logic devices manufactured by
Intel and sold by Intel or its authorized distributors. Please
refer to the applicable agreement for further details, at
https://fpgasoftware.intel.com/eula.
+-----------------------------------------------------------------------------+
; Timing Analyzer Summary ;
+-----------------------+-----------------------------------------------------+
; Quartus Prime Version ; Version 19.1.0 Build 670 09/22/2019 SJ Lite Edition ;
; Timing Analyzer ; Legacy Timing Analyzer ;
; Revision Name ; RAM2GS ;
; Device Family ; MAX V ;
; Device Name ; 5M240ZT100C5 ;
; Timing Models ; Final ;
; Delay Model ; Slow Model ;
; Rise/Fall Delays ; Unavailable ;
+-----------------------+-----------------------------------------------------+
+------------------------------------------+
; Parallel Compilation ;
+----------------------------+-------------+
; Processors ; Number ;
+----------------------------+-------------+
; Number detected on machine ; 8 ;
; Maximum allowed ; 4 ;
; ; ;
; Average used ; 1.00 ;
; Maximum used ; 2 ;
; ; ;
; Usage by Processor ; % Time Used ;
; Processor 1 ; 100.0% ;
; Processor 2 ; 0.0% ;
+----------------------------+-------------+
+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clocks ;
+------------+------+--------+------------+-------+-------+------------+-----------+-------------+-------+--------+-----------+------------+----------+--------+--------+-----------+
; Clock Name ; Type ; Period ; Frequency ; Rise ; Fall ; Duty Cycle ; Divide by ; Multiply by ; Phase ; Offset ; Edge List ; Edge Shift ; Inverted ; Master ; Source ; Targets ;
+------------+------+--------+------------+-------+-------+------------+-----------+-------------+-------+--------+-----------+------------+----------+--------+--------+-----------+
; ARCLK ; Base ; 1.000 ; 1000.0 MHz ; 0.000 ; 0.500 ; ; ; ; ; ; ; ; ; ; ; { ARCLK } ;
; DRCLK ; Base ; 1.000 ; 1000.0 MHz ; 0.000 ; 0.500 ; ; ; ; ; ; ; ; ; ; ; { DRCLK } ;
; nCCAS ; Base ; 1.000 ; 1000.0 MHz ; 0.000 ; 0.500 ; ; ; ; ; ; ; ; ; ; ; { nCCAS } ;
; nCRAS ; Base ; 1.000 ; 1000.0 MHz ; 0.000 ; 0.500 ; ; ; ; ; ; ; ; ; ; ; { nCRAS } ;
; PHI2 ; Base ; 1.000 ; 1000.0 MHz ; 0.000 ; 0.500 ; ; ; ; ; ; ; ; ; ; ; { PHI2 } ;
; RCLK ; Base ; 1.000 ; 1000.0 MHz ; 0.000 ; 0.500 ; ; ; ; ; ; ; ; ; ; ; { RCLK } ;
+------------+------+--------+------------+-------+-------+------------+-----------+-------------+-------+--------+-----------+------------+----------+--------+--------+-----------+
+-------------------------------------------------+
; Fmax Summary ;
+-----------+-----------------+------------+------+
; Fmax ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 10.0 MHz ; 10.0 MHz ; ARCLK ; ;
; 10.0 MHz ; 10.0 MHz ; DRCLK ; ;
; 23.61 MHz ; 23.61 MHz ; PHI2 ; ;
; 46.78 MHz ; 46.78 MHz ; RCLK ; ;
+-----------+-----------------+------------+------+
This panel reports FMAX for every clock in the design, regardless of the user-specified clock periods. FMAX is only computed for paths where the source and destination registers or ports are driven by the same clock. Paths of different clocks, including generated clocks, are ignored. For paths between a clock and its inversion, FMAX is computed as if the rising and falling edges are scaled along with FMAX, such that the duty cycle (in terms of a percentage) is maintained. Altera recommends that you always use clock constraints and other slack reports for sign-off analysis.
+---------------------------------+
; Setup Summary ;
+-------+---------+---------------+
; Clock ; Slack ; End Point TNS ;
+-------+---------+---------------+
; ARCLK ; -99.000 ; -99.000 ;
; DRCLK ; -99.000 ; -99.000 ;
; PHI2 ; -20.679 ; -213.940 ;
; RCLK ; -20.375 ; -594.272 ;
; nCRAS ; -5.508 ; -18.066 ;
+-------+---------+---------------+
+---------------------------------+
; Hold Summary ;
+-------+---------+---------------+
; Clock ; Slack ; End Point TNS ;
+-------+---------+---------------+
; DRCLK ; -15.989 ; -15.989 ;
; ARCLK ; -14.590 ; -14.590 ;
; PHI2 ; -2.710 ; -3.324 ;
; nCRAS ; -0.704 ; -2.798 ;
; RCLK ; -0.603 ; -0.801 ;
+-------+---------+---------------+
--------------------
; Recovery Summary ;
--------------------
No paths to report.
-------------------
; Removal Summary ;
-------------------
No paths to report.
+---------------------------------+
; Minimum Pulse Width Summary ;
+-------+---------+---------------+
; Clock ; Slack ; End Point TNS ;
+-------+---------+---------------+
; ARCLK ; -29.500 ; -59.000 ;
; DRCLK ; -29.500 ; -59.000 ;
; PHI2 ; -2.289 ; -2.289 ;
; RCLK ; -2.289 ; -2.289 ;
; nCCAS ; -2.289 ; -2.289 ;
; nCRAS ; -2.289 ; -2.289 ;
+-------+---------+---------------+
+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Setup: 'ARCLK' ;
+---------+---------------------------------------------------------------------------------------------------------+---------------------------------------------------------------------------------------------------------+--------------+-------------+--------------+------------+------------+
; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
+---------+---------------------------------------------------------------------------------------------------------+---------------------------------------------------------------------------------------------------------+--------------+-------------+--------------+------------+------------+
; -99.000 ; UFM:UFM_inst|UFM_altufm_none_38r:UFM_altufm_none_38r_component|maxii_ufm_block1~OBSERVABLEADDRESSREGOUT ; UFM:UFM_inst|UFM_altufm_none_38r:UFM_altufm_none_38r_component|maxii_ufm_block1~OBSERVABLEADDRESSREGOUT ; ARCLK ; ARCLK ; 1.000 ; 0.000 ; 80.000 ;
; -24.410 ; ARShift ; UFM:UFM_inst|UFM_altufm_none_38r:UFM_altufm_none_38r_component|maxii_ufm_block1~OBSERVABLEADDRESSREGOUT ; RCLK ; ARCLK ; 1.000 ; -2.447 ; 2.963 ;
+---------+---------------------------------------------------------------------------------------------------------+---------------------------------------------------------------------------------------------------------+--------------+-------------+--------------+------------+------------+
+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Setup: 'DRCLK' ;
+---------+---------------------------------------------------------------------------------------------+---------------------------------------------------------------------------------------------+--------------+-------------+--------------+------------+------------+
; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
+---------+---------------------------------------------------------------------------------------------+---------------------------------------------------------------------------------------------+--------------+-------------+--------------+------------+------------+
; -99.000 ; UFM:UFM_inst|UFM_altufm_none_38r:UFM_altufm_none_38r_component|wire_maxii_ufm_block1_drdout ; UFM:UFM_inst|UFM_altufm_none_38r:UFM_altufm_none_38r_component|wire_maxii_ufm_block1_drdout ; DRCLK ; DRCLK ; 1.000 ; 0.000 ; 80.000 ;
; -24.574 ; DRDIn ; UFM:UFM_inst|UFM_altufm_none_38r:UFM_altufm_none_38r_component|wire_maxii_ufm_block1_drdout ; RCLK ; DRCLK ; 1.000 ; -1.006 ; 4.568 ;
; -23.011 ; DRShift ; UFM:UFM_inst|UFM_altufm_none_38r:UFM_altufm_none_38r_component|wire_maxii_ufm_block1_drdout ; RCLK ; DRCLK ; 1.000 ; -1.006 ; 3.005 ;
+---------+---------------------------------------------------------------------------------------------+---------------------------------------------------------------------------------------------+--------------+-------------+--------------+------------+------------+
+------------------------------------------------------------------------------------------------------------+
; Setup: 'PHI2' ;
+---------+-------------+--------------+--------------+-------------+--------------+------------+------------+
; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
+---------+-------------+--------------+--------------+-------------+--------------+------------+------------+
; -20.679 ; Bank[7] ; CmdEnable ; PHI2 ; PHI2 ; 0.500 ; 0.000 ; 20.858 ;
; -20.678 ; Bank[7] ; UFMOscEN ; PHI2 ; PHI2 ; 0.500 ; 0.000 ; 20.857 ;
; -20.482 ; Bank[6] ; CmdEnable ; PHI2 ; PHI2 ; 0.500 ; 0.000 ; 20.661 ;
; -20.481 ; Bank[6] ; UFMOscEN ; PHI2 ; PHI2 ; 0.500 ; 0.000 ; 20.660 ;
; -20.138 ; Bank[7] ; CmdSubmitted ; PHI2 ; PHI2 ; 0.500 ; 0.000 ; 20.317 ;
; -20.138 ; Bank[7] ; Cmdn8MEGEN ; PHI2 ; PHI2 ; 0.500 ; 0.000 ; 20.317 ;
; -20.050 ; Bank[1] ; CmdEnable ; PHI2 ; PHI2 ; 0.500 ; 0.000 ; 20.229 ;
; -20.049 ; Bank[1] ; UFMOscEN ; PHI2 ; PHI2 ; 0.500 ; 0.000 ; 20.228 ;
; -19.991 ; Bank[5] ; CmdEnable ; PHI2 ; PHI2 ; 0.500 ; 0.000 ; 20.170 ;
; -19.990 ; Bank[5] ; UFMOscEN ; PHI2 ; PHI2 ; 0.500 ; 0.000 ; 20.169 ;
; -19.941 ; Bank[6] ; CmdSubmitted ; PHI2 ; PHI2 ; 0.500 ; 0.000 ; 20.120 ;
; -19.941 ; Bank[6] ; Cmdn8MEGEN ; PHI2 ; PHI2 ; 0.500 ; 0.000 ; 20.120 ;
; -19.848 ; Bank[3] ; CmdEnable ; PHI2 ; PHI2 ; 0.500 ; 0.000 ; 20.027 ;
; -19.847 ; Bank[3] ; UFMOscEN ; PHI2 ; PHI2 ; 0.500 ; 0.000 ; 20.026 ;
; -19.509 ; Bank[1] ; CmdSubmitted ; PHI2 ; PHI2 ; 0.500 ; 0.000 ; 19.688 ;
; -19.509 ; Bank[1] ; Cmdn8MEGEN ; PHI2 ; PHI2 ; 0.500 ; 0.000 ; 19.688 ;
; -19.450 ; Bank[5] ; CmdSubmitted ; PHI2 ; PHI2 ; 0.500 ; 0.000 ; 19.629 ;
; -19.450 ; Bank[5] ; Cmdn8MEGEN ; PHI2 ; PHI2 ; 0.500 ; 0.000 ; 19.629 ;
; -19.383 ; Bank[2] ; CmdEnable ; PHI2 ; PHI2 ; 0.500 ; 0.000 ; 19.562 ;
; -19.382 ; Bank[2] ; UFMOscEN ; PHI2 ; PHI2 ; 0.500 ; 0.000 ; 19.561 ;
; -19.307 ; Bank[3] ; CmdSubmitted ; PHI2 ; PHI2 ; 0.500 ; 0.000 ; 19.486 ;
; -19.307 ; Bank[3] ; Cmdn8MEGEN ; PHI2 ; PHI2 ; 0.500 ; 0.000 ; 19.486 ;
; -18.842 ; Bank[2] ; CmdSubmitted ; PHI2 ; PHI2 ; 0.500 ; 0.000 ; 19.021 ;
; -18.842 ; Bank[2] ; Cmdn8MEGEN ; PHI2 ; PHI2 ; 0.500 ; 0.000 ; 19.021 ;
; -18.641 ; Bank[7] ; ADSubmitted ; PHI2 ; PHI2 ; 0.500 ; 0.000 ; 18.820 ;
; -18.641 ; Bank[7] ; C1Submitted ; PHI2 ; PHI2 ; 0.500 ; 0.000 ; 18.820 ;
; -18.444 ; Bank[6] ; ADSubmitted ; PHI2 ; PHI2 ; 0.500 ; 0.000 ; 18.623 ;
; -18.444 ; Bank[6] ; C1Submitted ; PHI2 ; PHI2 ; 0.500 ; 0.000 ; 18.623 ;
; -18.012 ; Bank[1] ; ADSubmitted ; PHI2 ; PHI2 ; 0.500 ; 0.000 ; 18.191 ;
; -18.012 ; Bank[1] ; C1Submitted ; PHI2 ; PHI2 ; 0.500 ; 0.000 ; 18.191 ;
; -17.953 ; Bank[5] ; ADSubmitted ; PHI2 ; PHI2 ; 0.500 ; 0.000 ; 18.132 ;
; -17.953 ; Bank[5] ; C1Submitted ; PHI2 ; PHI2 ; 0.500 ; 0.000 ; 18.132 ;
; -17.810 ; Bank[3] ; ADSubmitted ; PHI2 ; PHI2 ; 0.500 ; 0.000 ; 17.989 ;
; -17.810 ; Bank[3] ; C1Submitted ; PHI2 ; PHI2 ; 0.500 ; 0.000 ; 17.989 ;
; -17.712 ; Bank[7] ; CmdUFMErase ; PHI2 ; PHI2 ; 0.500 ; 0.000 ; 17.891 ;
; -17.712 ; Bank[7] ; CmdUFMPrgm ; PHI2 ; PHI2 ; 0.500 ; 0.000 ; 17.891 ;
; -17.712 ; Bank[7] ; CmdDRDIn ; PHI2 ; PHI2 ; 0.500 ; 0.000 ; 17.891 ;
; -17.712 ; Bank[7] ; CmdDRCLK ; PHI2 ; PHI2 ; 0.500 ; 0.000 ; 17.891 ;
; -17.515 ; Bank[6] ; CmdUFMErase ; PHI2 ; PHI2 ; 0.500 ; 0.000 ; 17.694 ;
; -17.515 ; Bank[6] ; CmdUFMPrgm ; PHI2 ; PHI2 ; 0.500 ; 0.000 ; 17.694 ;
; -17.515 ; Bank[6] ; CmdDRDIn ; PHI2 ; PHI2 ; 0.500 ; 0.000 ; 17.694 ;
; -17.515 ; Bank[6] ; CmdDRCLK ; PHI2 ; PHI2 ; 0.500 ; 0.000 ; 17.694 ;
; -17.345 ; Bank[2] ; ADSubmitted ; PHI2 ; PHI2 ; 0.500 ; 0.000 ; 17.524 ;
; -17.345 ; Bank[2] ; C1Submitted ; PHI2 ; PHI2 ; 0.500 ; 0.000 ; 17.524 ;
; -17.229 ; Bank[4] ; CmdEnable ; PHI2 ; PHI2 ; 0.500 ; 0.000 ; 17.408 ;
; -17.228 ; Bank[4] ; UFMOscEN ; PHI2 ; PHI2 ; 0.500 ; 0.000 ; 17.407 ;
; -17.083 ; Bank[1] ; CmdUFMErase ; PHI2 ; PHI2 ; 0.500 ; 0.000 ; 17.262 ;
; -17.083 ; Bank[1] ; CmdUFMPrgm ; PHI2 ; PHI2 ; 0.500 ; 0.000 ; 17.262 ;
; -17.083 ; Bank[1] ; CmdDRDIn ; PHI2 ; PHI2 ; 0.500 ; 0.000 ; 17.262 ;
; -17.083 ; Bank[1] ; CmdDRCLK ; PHI2 ; PHI2 ; 0.500 ; 0.000 ; 17.262 ;
; -17.028 ; Bank[7] ; XOR8MEG ; PHI2 ; PHI2 ; 0.500 ; 0.000 ; 17.207 ;
; -17.024 ; Bank[5] ; CmdUFMErase ; PHI2 ; PHI2 ; 0.500 ; 0.000 ; 17.203 ;
; -17.024 ; Bank[5] ; CmdUFMPrgm ; PHI2 ; PHI2 ; 0.500 ; 0.000 ; 17.203 ;
; -17.024 ; Bank[5] ; CmdDRDIn ; PHI2 ; PHI2 ; 0.500 ; 0.000 ; 17.203 ;
; -17.024 ; Bank[5] ; CmdDRCLK ; PHI2 ; PHI2 ; 0.500 ; 0.000 ; 17.203 ;
; -16.881 ; Bank[3] ; CmdUFMErase ; PHI2 ; PHI2 ; 0.500 ; 0.000 ; 17.060 ;
; -16.881 ; Bank[3] ; CmdUFMPrgm ; PHI2 ; PHI2 ; 0.500 ; 0.000 ; 17.060 ;
; -16.881 ; Bank[3] ; CmdDRDIn ; PHI2 ; PHI2 ; 0.500 ; 0.000 ; 17.060 ;
; -16.881 ; Bank[3] ; CmdDRCLK ; PHI2 ; PHI2 ; 0.500 ; 0.000 ; 17.060 ;
; -16.831 ; Bank[6] ; XOR8MEG ; PHI2 ; PHI2 ; 0.500 ; 0.000 ; 17.010 ;
; -16.688 ; Bank[4] ; CmdSubmitted ; PHI2 ; PHI2 ; 0.500 ; 0.000 ; 16.867 ;
; -16.688 ; Bank[4] ; Cmdn8MEGEN ; PHI2 ; PHI2 ; 0.500 ; 0.000 ; 16.867 ;
; -16.597 ; Bank[0] ; CmdEnable ; PHI2 ; PHI2 ; 0.500 ; 0.000 ; 16.776 ;
; -16.596 ; Bank[0] ; UFMOscEN ; PHI2 ; PHI2 ; 0.500 ; 0.000 ; 16.775 ;
; -16.416 ; Bank[2] ; CmdUFMErase ; PHI2 ; PHI2 ; 0.500 ; 0.000 ; 16.595 ;
; -16.416 ; Bank[2] ; CmdUFMPrgm ; PHI2 ; PHI2 ; 0.500 ; 0.000 ; 16.595 ;
; -16.416 ; Bank[2] ; CmdDRDIn ; PHI2 ; PHI2 ; 0.500 ; 0.000 ; 16.595 ;
; -16.416 ; Bank[2] ; CmdDRCLK ; PHI2 ; PHI2 ; 0.500 ; 0.000 ; 16.595 ;
; -16.399 ; Bank[1] ; XOR8MEG ; PHI2 ; PHI2 ; 0.500 ; 0.000 ; 16.578 ;
; -16.340 ; Bank[5] ; XOR8MEG ; PHI2 ; PHI2 ; 0.500 ; 0.000 ; 16.519 ;
; -16.197 ; Bank[3] ; XOR8MEG ; PHI2 ; PHI2 ; 0.500 ; 0.000 ; 16.376 ;
; -16.056 ; Bank[0] ; CmdSubmitted ; PHI2 ; PHI2 ; 0.500 ; 0.000 ; 16.235 ;
; -16.056 ; Bank[0] ; Cmdn8MEGEN ; PHI2 ; PHI2 ; 0.500 ; 0.000 ; 16.235 ;
; -15.732 ; Bank[2] ; XOR8MEG ; PHI2 ; PHI2 ; 0.500 ; 0.000 ; 15.911 ;
; -15.262 ; CmdEnable ; CmdSubmitted ; PHI2 ; PHI2 ; 1.000 ; 0.000 ; 15.941 ;
; -15.262 ; CmdEnable ; Cmdn8MEGEN ; PHI2 ; PHI2 ; 1.000 ; 0.000 ; 15.941 ;
; -15.191 ; Bank[4] ; ADSubmitted ; PHI2 ; PHI2 ; 0.500 ; 0.000 ; 15.370 ;
; -15.191 ; Bank[4] ; C1Submitted ; PHI2 ; PHI2 ; 0.500 ; 0.000 ; 15.370 ;
; -14.559 ; Bank[0] ; ADSubmitted ; PHI2 ; PHI2 ; 0.500 ; 0.000 ; 14.738 ;
; -14.559 ; Bank[0] ; C1Submitted ; PHI2 ; PHI2 ; 0.500 ; 0.000 ; 14.738 ;
; -14.262 ; Bank[4] ; CmdUFMErase ; PHI2 ; PHI2 ; 0.500 ; 0.000 ; 14.441 ;
; -14.262 ; Bank[4] ; CmdUFMPrgm ; PHI2 ; PHI2 ; 0.500 ; 0.000 ; 14.441 ;
; -14.262 ; Bank[4] ; CmdDRDIn ; PHI2 ; PHI2 ; 0.500 ; 0.000 ; 14.441 ;
; -14.262 ; Bank[4] ; CmdDRCLK ; PHI2 ; PHI2 ; 0.500 ; 0.000 ; 14.441 ;
; -13.630 ; Bank[0] ; CmdUFMErase ; PHI2 ; PHI2 ; 0.500 ; 0.000 ; 13.809 ;
; -13.630 ; Bank[0] ; CmdUFMPrgm ; PHI2 ; PHI2 ; 0.500 ; 0.000 ; 13.809 ;
; -13.630 ; Bank[0] ; CmdDRDIn ; PHI2 ; PHI2 ; 0.500 ; 0.000 ; 13.809 ;
; -13.630 ; Bank[0] ; CmdDRCLK ; PHI2 ; PHI2 ; 0.500 ; 0.000 ; 13.809 ;
; -13.578 ; Bank[4] ; XOR8MEG ; PHI2 ; PHI2 ; 0.500 ; 0.000 ; 13.757 ;
; -12.946 ; Bank[0] ; XOR8MEG ; PHI2 ; PHI2 ; 0.500 ; 0.000 ; 13.125 ;
; -12.152 ; CmdEnable ; XOR8MEG ; PHI2 ; PHI2 ; 1.000 ; 0.000 ; 12.831 ;
; -11.778 ; ADSubmitted ; CmdEnable ; PHI2 ; PHI2 ; 1.000 ; 0.000 ; 12.457 ;
; -11.777 ; ADSubmitted ; UFMOscEN ; PHI2 ; PHI2 ; 1.000 ; 0.000 ; 12.456 ;
; -9.102 ; CmdEnable ; CmdUFMErase ; PHI2 ; PHI2 ; 1.000 ; 0.000 ; 9.781 ;
; -9.102 ; CmdEnable ; CmdUFMPrgm ; PHI2 ; PHI2 ; 1.000 ; 0.000 ; 9.781 ;
; -9.102 ; CmdEnable ; CmdDRDIn ; PHI2 ; PHI2 ; 1.000 ; 0.000 ; 9.781 ;
; -9.102 ; CmdEnable ; CmdDRCLK ; PHI2 ; PHI2 ; 1.000 ; 0.000 ; 9.781 ;
; -8.265 ; C1Submitted ; CmdEnable ; PHI2 ; PHI2 ; 1.000 ; 0.000 ; 8.944 ;
; -8.264 ; C1Submitted ; UFMOscEN ; PHI2 ; PHI2 ; 1.000 ; 0.000 ; 8.943 ;
; -7.149 ; XOR8MEG ; RA11 ; PHI2 ; PHI2 ; 0.500 ; 0.000 ; 7.328 ;
+---------+-------------+--------------+--------------+-------------+--------------+------------+------------+
+------------------------------------------------------------------------------------------------------------+
; Setup: 'RCLK' ;
+---------+--------------+-------------+--------------+-------------+--------------+------------+------------+
; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
+---------+--------------+-------------+--------------+-------------+--------------+------------+------------+
; -20.375 ; FS[13] ; UFMReqErase ; RCLK ; RCLK ; 1.000 ; 0.000 ; 21.054 ;
; -20.318 ; FS[11] ; UFMReqErase ; RCLK ; RCLK ; 1.000 ; 0.000 ; 20.997 ;
; -20.151 ; FS[10] ; UFMReqErase ; RCLK ; RCLK ; 1.000 ; 0.000 ; 20.830 ;
; -18.665 ; FS[12] ; UFMReqErase ; RCLK ; RCLK ; 1.000 ; 0.000 ; 19.344 ;
; -18.647 ; FS[13] ; UFMInitDone ; RCLK ; RCLK ; 1.000 ; 0.000 ; 19.326 ;
; -18.590 ; FS[11] ; UFMInitDone ; RCLK ; RCLK ; 1.000 ; 0.000 ; 19.269 ;
; -18.423 ; FS[10] ; UFMInitDone ; RCLK ; RCLK ; 1.000 ; 0.000 ; 19.102 ;
; -18.294 ; Ready ; IS[2] ; RCLK ; RCLK ; 1.000 ; 0.000 ; 18.973 ;
; -18.244 ; UFMInitDone ; UFMInitDone ; RCLK ; RCLK ; 1.000 ; 0.000 ; 18.923 ;
; -18.204 ; CBR ; nRowColSel ; nCRAS ; RCLK ; 0.500 ; -4.719 ; 13.664 ;
; -18.046 ; FS[14] ; UFMReqErase ; RCLK ; RCLK ; 1.000 ; 0.000 ; 18.725 ;
; -17.740 ; S[1] ; nRRAS~reg0 ; RCLK ; RCLK ; 1.000 ; 0.000 ; 18.419 ;
; -17.731 ; CmdSubmitted ; DRCLK ; PHI2 ; RCLK ; 0.500 ; -6.601 ; 11.309 ;
; -17.656 ; UFMD ; UFMInitDone ; RCLK ; RCLK ; 1.000 ; 0.000 ; 18.335 ;
; -17.548 ; S[0] ; nRRAS~reg0 ; RCLK ; RCLK ; 1.000 ; 0.000 ; 18.227 ;
; -17.518 ; FS[13] ; InitReady ; RCLK ; RCLK ; 1.000 ; 0.000 ; 18.197 ;
; -17.461 ; FS[11] ; InitReady ; RCLK ; RCLK ; 1.000 ; 0.000 ; 18.140 ;
; -17.422 ; FS[17] ; n8MEGEN ; RCLK ; RCLK ; 1.000 ; 0.000 ; 18.101 ;
; -17.421 ; FS[17] ; UFMReqErase ; RCLK ; RCLK ; 1.000 ; 0.000 ; 18.100 ;
; -17.385 ; RASr2 ; Ready ; RCLK ; RCLK ; 1.000 ; 0.000 ; 18.064 ;
; -17.294 ; FS[10] ; InitReady ; RCLK ; RCLK ; 1.000 ; 0.000 ; 17.973 ;
; -17.257 ; S[1] ; RCKEEN ; RCLK ; RCLK ; 1.000 ; 0.000 ; 17.936 ;
; -17.154 ; S[1] ; nRCS~reg0 ; RCLK ; RCLK ; 1.000 ; 0.000 ; 17.833 ;
; -17.099 ; S[0] ; nRWE~reg0 ; RCLK ; RCLK ; 1.000 ; 0.000 ; 17.778 ;
; -16.953 ; RCKE~reg0 ; nRRAS~reg0 ; RCLK ; RCLK ; 1.000 ; 0.000 ; 17.632 ;
; -16.937 ; FS[12] ; UFMInitDone ; RCLK ; RCLK ; 1.000 ; 0.000 ; 17.616 ;
; -16.918 ; FS[8] ; UFMReqErase ; RCLK ; RCLK ; 1.000 ; 0.000 ; 17.597 ;
; -16.884 ; RASr2 ; nRWE~reg0 ; RCLK ; RCLK ; 1.000 ; 0.000 ; 17.563 ;
; -16.781 ; FS[16] ; n8MEGEN ; RCLK ; RCLK ; 1.000 ; 0.000 ; 17.460 ;
; -16.780 ; FS[16] ; UFMReqErase ; RCLK ; RCLK ; 1.000 ; 0.000 ; 17.459 ;
; -16.727 ; FWEr ; nRowColSel ; nCRAS ; RCLK ; 0.500 ; -4.719 ; 12.187 ;
; -16.683 ; S[1] ; Ready ; RCLK ; RCLK ; 1.000 ; 0.000 ; 17.362 ;
; -16.631 ; S[0] ; RCKEEN ; RCLK ; RCLK ; 1.000 ; 0.000 ; 17.310 ;
; -16.584 ; RCKE~reg0 ; nRWE~reg0 ; RCLK ; RCLK ; 1.000 ; 0.000 ; 17.263 ;
; -16.528 ; S[0] ; nRCS~reg0 ; RCLK ; RCLK ; 1.000 ; 0.000 ; 17.207 ;
; -16.498 ; RASr2 ; nRRAS~reg0 ; RCLK ; RCLK ; 1.000 ; 0.000 ; 17.177 ;
; -16.402 ; FS[7] ; n8MEGEN ; RCLK ; RCLK ; 1.000 ; 0.000 ; 17.081 ;
; -16.401 ; FS[7] ; UFMReqErase ; RCLK ; RCLK ; 1.000 ; 0.000 ; 17.080 ;
; -16.318 ; FS[14] ; UFMInitDone ; RCLK ; RCLK ; 1.000 ; 0.000 ; 16.997 ;
; -16.220 ; CmdSubmitted ; n8MEGEN ; PHI2 ; RCLK ; 0.500 ; -6.601 ; 9.798 ;
; -16.153 ; RCKE~reg0 ; nRCS~reg0 ; RCLK ; RCLK ; 1.000 ; 0.000 ; 16.832 ;
; -16.087 ; FS[17] ; DRDIn ; RCLK ; RCLK ; 1.000 ; 0.000 ; 16.766 ;
; -16.020 ; FWEr ; nRCAS~reg0 ; nCRAS ; RCLK ; 0.500 ; -4.719 ; 11.480 ;
; -15.939 ; IS[3] ; Ready ; RCLK ; RCLK ; 1.000 ; 0.000 ; 16.618 ;
; -15.931 ; InitReady ; nRRAS~reg0 ; RCLK ; RCLK ; 1.000 ; 0.000 ; 16.610 ;
; -15.929 ; FS[15] ; UFMReqErase ; RCLK ; RCLK ; 1.000 ; 0.000 ; 16.608 ;
; -15.883 ; PHI2r2 ; DRCLK ; RCLK ; RCLK ; 1.000 ; 0.000 ; 16.562 ;
; -15.808 ; FS[12] ; InitReady ; RCLK ; RCLK ; 1.000 ; 0.000 ; 16.487 ;
; -15.698 ; RASr2 ; nRCS~reg0 ; RCLK ; RCLK ; 1.000 ; 0.000 ; 16.377 ;
; -15.676 ; S[0] ; Ready ; RCLK ; RCLK ; 1.000 ; 0.000 ; 16.355 ;
; -15.594 ; InitReady ; RCKEEN ; RCLK ; RCLK ; 1.000 ; 0.000 ; 16.273 ;
; -15.589 ; Ready ; UFMD ; RCLK ; RCLK ; 1.000 ; 0.000 ; 16.268 ;
; -15.532 ; UFMInitDone ; n8MEGEN ; RCLK ; RCLK ; 1.000 ; 0.000 ; 16.211 ;
; -15.531 ; UFMInitDone ; UFMReqErase ; RCLK ; RCLK ; 1.000 ; 0.000 ; 16.210 ;
; -15.513 ; Ready ; UFMInitDone ; RCLK ; RCLK ; 1.000 ; 0.000 ; 16.192 ;
; -15.481 ; FS[2] ; UFMD ; RCLK ; RCLK ; 1.000 ; 0.000 ; 16.160 ;
; -15.446 ; FS[16] ; DRDIn ; RCLK ; RCLK ; 1.000 ; 0.000 ; 16.125 ;
; -15.291 ; FWEr ; RCKEEN ; nCRAS ; RCLK ; 0.500 ; -4.719 ; 10.751 ;
; -15.244 ; S[0] ; nRowColSel ; RCLK ; RCLK ; 1.000 ; 0.000 ; 15.923 ;
; -15.190 ; FS[8] ; UFMInitDone ; RCLK ; RCLK ; 1.000 ; 0.000 ; 15.869 ;
; -15.189 ; FS[14] ; InitReady ; RCLK ; RCLK ; 1.000 ; 0.000 ; 15.868 ;
; -15.092 ; FS[1] ; UFMD ; RCLK ; RCLK ; 1.000 ; 0.000 ; 15.771 ;
; -15.067 ; FS[7] ; DRDIn ; RCLK ; RCLK ; 1.000 ; 0.000 ; 15.746 ;
; -15.018 ; Ready ; nRCS~reg0 ; RCLK ; RCLK ; 1.000 ; 0.000 ; 15.697 ;
; -14.987 ; S[1] ; nRWE~reg0 ; RCLK ; RCLK ; 1.000 ; 0.000 ; 15.666 ;
; -14.887 ; IS[1] ; nRWE~reg0 ; RCLK ; RCLK ; 1.000 ; 0.000 ; 15.566 ;
; -14.859 ; FS[17] ; DRCLK ; RCLK ; RCLK ; 1.000 ; 0.000 ; 15.538 ;
; -14.753 ; FS[17] ; ARCLK ; RCLK ; RCLK ; 1.000 ; 0.000 ; 15.432 ;
; -14.747 ; FS[3] ; UFMD ; RCLK ; RCLK ; 1.000 ; 0.000 ; 15.426 ;
; -14.716 ; CBR ; nRCAS~reg0 ; nCRAS ; RCLK ; 0.500 ; -4.719 ; 10.176 ;
; -14.679 ; S[1] ; nRCAS~reg0 ; RCLK ; RCLK ; 1.000 ; 0.000 ; 15.358 ;
; -14.561 ; IS[0] ; nRRAS~reg0 ; RCLK ; RCLK ; 1.000 ; 0.000 ; 15.240 ;
; -14.504 ; Ready ; n8MEGEN ; RCLK ; RCLK ; 1.000 ; 0.000 ; 15.183 ;
; -14.451 ; CmdDRCLK ; DRCLK ; PHI2 ; RCLK ; 0.500 ; -6.601 ; 8.029 ;
; -14.429 ; FS[0] ; UFMD ; RCLK ; RCLK ; 1.000 ; 0.000 ; 15.108 ;
; -14.249 ; FS[17] ; UFMD ; RCLK ; RCLK ; 1.000 ; 0.000 ; 14.928 ;
; -14.218 ; FS[16] ; DRCLK ; RCLK ; RCLK ; 1.000 ; 0.000 ; 14.897 ;
; -14.217 ; FS[6] ; n8MEGEN ; RCLK ; RCLK ; 1.000 ; 0.000 ; 14.896 ;
; -14.216 ; FS[6] ; UFMReqErase ; RCLK ; RCLK ; 1.000 ; 0.000 ; 14.895 ;
; -14.201 ; FS[15] ; UFMInitDone ; RCLK ; RCLK ; 1.000 ; 0.000 ; 14.880 ;
; -14.197 ; UFMInitDone ; DRDIn ; RCLK ; RCLK ; 1.000 ; 0.000 ; 14.876 ;
; -14.168 ; IS[3] ; nRRAS~reg0 ; RCLK ; RCLK ; 1.000 ; 0.000 ; 14.847 ;
; -14.112 ; FS[16] ; ARCLK ; RCLK ; RCLK ; 1.000 ; 0.000 ; 14.791 ;
; -14.107 ; CmdSubmitted ; DRDIn ; PHI2 ; RCLK ; 0.500 ; -6.601 ; 7.685 ;
; -14.059 ; UFMD ; n8MEGEN ; RCLK ; RCLK ; 1.000 ; 0.000 ; 14.738 ;
; -14.058 ; UFMD ; UFMReqErase ; RCLK ; RCLK ; 1.000 ; 0.000 ; 14.737 ;
; -14.054 ; FS[4] ; n8MEGEN ; RCLK ; RCLK ; 1.000 ; 0.000 ; 14.733 ;
; -14.053 ; FS[4] ; UFMReqErase ; RCLK ; RCLK ; 1.000 ; 0.000 ; 14.732 ;
; -14.032 ; FS[17] ; UFMInitDone ; RCLK ; RCLK ; 1.000 ; 0.000 ; 14.711 ;
; -14.027 ; RASr2 ; RCKE~reg0 ; RCLK ; RCLK ; 1.000 ; 0.000 ; 14.706 ;
; -14.024 ; RASr2 ; RASr3 ; RCLK ; RCLK ; 1.000 ; 0.000 ; 14.703 ;
; -13.986 ; CBR ; RCKEEN ; nCRAS ; RCLK ; 0.500 ; -4.719 ; 9.446 ;
; -13.921 ; FS[17] ; ARShift ; RCLK ; RCLK ; 1.000 ; 0.000 ; 14.600 ;
; -13.866 ; FS[3] ; ARCLK ; RCLK ; RCLK ; 1.000 ; 0.000 ; 14.545 ;
; -13.850 ; IS[1] ; nRRAS~reg0 ; RCLK ; RCLK ; 1.000 ; 0.000 ; 14.529 ;
; -13.839 ; FS[7] ; DRCLK ; RCLK ; RCLK ; 1.000 ; 0.000 ; 14.518 ;
; -13.830 ; Ready ; DRCLK ; RCLK ; RCLK ; 1.000 ; 0.000 ; 14.509 ;
; -13.733 ; FS[7] ; ARCLK ; RCLK ; RCLK ; 1.000 ; 0.000 ; 14.412 ;
; -13.668 ; S[1] ; IS[3] ; RCLK ; RCLK ; 1.000 ; 0.000 ; 14.347 ;
; -13.625 ; FS[9] ; UFMReqErase ; RCLK ; RCLK ; 1.000 ; 0.000 ; 14.304 ;
+---------+--------------+-------------+--------------+-------------+--------------+------------+------------+
+--------------------------------------------------------------------------------------------------------+
; Setup: 'nCRAS' ;
+--------+-----------+-------------+--------------+-------------+--------------+------------+------------+
; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
+--------+-----------+-------------+--------------+-------------+--------------+------------+------------+
; -5.508 ; nCCAS ; CBR ; nCCAS ; nCRAS ; 0.500 ; 9.665 ; 15.352 ;
; -5.008 ; nCCAS ; CBR ; nCCAS ; nCRAS ; 1.000 ; 9.665 ; 15.352 ;
; -3.107 ; Ready ; RBA[0]~reg0 ; RCLK ; nCRAS ; 0.500 ; 4.719 ; 8.005 ;
; -2.132 ; Ready ; RowA[6] ; RCLK ; nCRAS ; 0.500 ; 4.719 ; 7.030 ;
; -2.131 ; Ready ; RowA[9] ; RCLK ; nCRAS ; 0.500 ; 4.719 ; 7.029 ;
; -2.059 ; Ready ; RowA[7] ; RCLK ; nCRAS ; 0.500 ; 4.719 ; 6.957 ;
; -1.485 ; Ready ; RowA[3] ; RCLK ; nCRAS ; 0.500 ; 4.719 ; 6.383 ;
; -1.453 ; Ready ; RBA[1]~reg0 ; RCLK ; nCRAS ; 0.500 ; 4.719 ; 6.351 ;
; -0.098 ; Ready ; RowA[2] ; RCLK ; nCRAS ; 0.500 ; 4.719 ; 4.996 ;
; -0.093 ; Ready ; RowA[4] ; RCLK ; nCRAS ; 0.500 ; 4.719 ; 4.991 ;
; 1.337 ; Ready ; RowA[1] ; RCLK ; nCRAS ; 0.500 ; 4.719 ; 3.561 ;
; 1.338 ; Ready ; RowA[0] ; RCLK ; nCRAS ; 0.500 ; 4.719 ; 3.560 ;
; 1.339 ; Ready ; RowA[5] ; RCLK ; nCRAS ; 0.500 ; 4.719 ; 3.559 ;
; 1.344 ; Ready ; RowA[8] ; RCLK ; nCRAS ; 0.500 ; 4.719 ; 3.554 ;
+--------+-----------+-------------+--------------+-------------+--------------+------------+------------+
+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Hold: 'DRCLK' ;
+---------+---------------------------------------------------------------------------------------------+---------------------------------------------------------------------------------------------+--------------+-------------+--------------+------------+------------+
; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
+---------+---------------------------------------------------------------------------------------------+---------------------------------------------------------------------------------------------+--------------+-------------+--------------+------------+------------+
; -15.989 ; DRShift ; UFM:UFM_inst|UFM_altufm_none_38r:UFM_altufm_none_38r_component|wire_maxii_ufm_block1_drdout ; RCLK ; DRCLK ; 0.000 ; -1.006 ; 3.005 ;
; -14.426 ; DRDIn ; UFM:UFM_inst|UFM_altufm_none_38r:UFM_altufm_none_38r_component|wire_maxii_ufm_block1_drdout ; RCLK ; DRCLK ; 0.000 ; -1.006 ; 4.568 ;
; 60.000 ; UFM:UFM_inst|UFM_altufm_none_38r:UFM_altufm_none_38r_component|wire_maxii_ufm_block1_drdout ; UFM:UFM_inst|UFM_altufm_none_38r:UFM_altufm_none_38r_component|wire_maxii_ufm_block1_drdout ; DRCLK ; DRCLK ; 0.000 ; 0.000 ; 80.000 ;
+---------+---------------------------------------------------------------------------------------------+---------------------------------------------------------------------------------------------+--------------+-------------+--------------+------------+------------+
+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Hold: 'ARCLK' ;
+---------+---------------------------------------------------------------------------------------------------------+---------------------------------------------------------------------------------------------------------+--------------+-------------+--------------+------------+------------+
; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
+---------+---------------------------------------------------------------------------------------------------------+---------------------------------------------------------------------------------------------------------+--------------+-------------+--------------+------------+------------+
; -14.590 ; ARShift ; UFM:UFM_inst|UFM_altufm_none_38r:UFM_altufm_none_38r_component|maxii_ufm_block1~OBSERVABLEADDRESSREGOUT ; RCLK ; ARCLK ; 0.000 ; -2.447 ; 2.963 ;
; 60.000 ; UFM:UFM_inst|UFM_altufm_none_38r:UFM_altufm_none_38r_component|maxii_ufm_block1~OBSERVABLEADDRESSREGOUT ; UFM:UFM_inst|UFM_altufm_none_38r:UFM_altufm_none_38r_component|maxii_ufm_block1~OBSERVABLEADDRESSREGOUT ; ARCLK ; ARCLK ; 0.000 ; 0.000 ; 80.000 ;
+---------+---------------------------------------------------------------------------------------------------------+---------------------------------------------------------------------------------------------------------+--------------+-------------+--------------+------------+------------+
+-----------------------------------------------------------------------------------------------------------+
; Hold: 'PHI2' ;
+--------+-------------+--------------+--------------+-------------+--------------+------------+------------+
; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
+--------+-------------+--------------+--------------+-------------+--------------+------------+------------+
; -2.710 ; n8MEGEN ; Cmdn8MEGEN ; RCLK ; PHI2 ; -0.500 ; 6.601 ; 3.430 ;
; -0.614 ; Ready ; RA11 ; RCLK ; PHI2 ; 0.000 ; 6.601 ; 6.026 ;
; 1.718 ; n8MEGEN ; RA11 ; RCLK ; PHI2 ; 0.000 ; 6.601 ; 8.358 ;
; 3.394 ; UFMOscEN ; UFMOscEN ; PHI2 ; PHI2 ; 0.000 ; 0.000 ; 3.433 ;
; 3.740 ; XOR8MEG ; XOR8MEG ; PHI2 ; PHI2 ; 0.000 ; 0.000 ; 3.779 ;
; 5.431 ; CmdEnable ; CmdEnable ; PHI2 ; PHI2 ; 0.000 ; 0.000 ; 5.470 ;
; 7.789 ; XOR8MEG ; RA11 ; PHI2 ; PHI2 ; -0.500 ; 0.000 ; 7.328 ;
; 8.904 ; C1Submitted ; UFMOscEN ; PHI2 ; PHI2 ; 0.000 ; 0.000 ; 8.943 ;
; 8.905 ; C1Submitted ; CmdEnable ; PHI2 ; PHI2 ; 0.000 ; 0.000 ; 8.944 ;
; 9.742 ; CmdEnable ; CmdUFMErase ; PHI2 ; PHI2 ; 0.000 ; 0.000 ; 9.781 ;
; 9.742 ; CmdEnable ; CmdUFMPrgm ; PHI2 ; PHI2 ; 0.000 ; 0.000 ; 9.781 ;
; 9.742 ; CmdEnable ; CmdDRDIn ; PHI2 ; PHI2 ; 0.000 ; 0.000 ; 9.781 ;
; 9.742 ; CmdEnable ; CmdDRCLK ; PHI2 ; PHI2 ; 0.000 ; 0.000 ; 9.781 ;
; 11.356 ; Bank[0] ; ADSubmitted ; PHI2 ; PHI2 ; -0.500 ; 0.000 ; 10.895 ;
; 11.361 ; Bank[0] ; C1Submitted ; PHI2 ; PHI2 ; -0.500 ; 0.000 ; 10.900 ;
; 11.988 ; Bank[4] ; ADSubmitted ; PHI2 ; PHI2 ; -0.500 ; 0.000 ; 11.527 ;
; 11.993 ; Bank[4] ; C1Submitted ; PHI2 ; PHI2 ; -0.500 ; 0.000 ; 11.532 ;
; 12.417 ; ADSubmitted ; UFMOscEN ; PHI2 ; PHI2 ; 0.000 ; 0.000 ; 12.456 ;
; 12.418 ; ADSubmitted ; CmdEnable ; PHI2 ; PHI2 ; 0.000 ; 0.000 ; 12.457 ;
; 12.792 ; CmdEnable ; XOR8MEG ; PHI2 ; PHI2 ; 0.000 ; 0.000 ; 12.831 ;
; 13.036 ; Bank[0] ; CmdEnable ; PHI2 ; PHI2 ; -0.500 ; 0.000 ; 12.575 ;
; 13.586 ; Bank[0] ; XOR8MEG ; PHI2 ; PHI2 ; -0.500 ; 0.000 ; 13.125 ;
; 13.668 ; Bank[4] ; CmdEnable ; PHI2 ; PHI2 ; -0.500 ; 0.000 ; 13.207 ;
; 14.142 ; Bank[2] ; ADSubmitted ; PHI2 ; PHI2 ; -0.500 ; 0.000 ; 13.681 ;
; 14.147 ; Bank[2] ; C1Submitted ; PHI2 ; PHI2 ; -0.500 ; 0.000 ; 13.686 ;
; 14.218 ; Bank[4] ; XOR8MEG ; PHI2 ; PHI2 ; -0.500 ; 0.000 ; 13.757 ;
; 14.270 ; Bank[0] ; CmdUFMErase ; PHI2 ; PHI2 ; -0.500 ; 0.000 ; 13.809 ;
; 14.270 ; Bank[0] ; CmdUFMPrgm ; PHI2 ; PHI2 ; -0.500 ; 0.000 ; 13.809 ;
; 14.270 ; Bank[0] ; CmdDRDIn ; PHI2 ; PHI2 ; -0.500 ; 0.000 ; 13.809 ;
; 14.270 ; Bank[0] ; CmdDRCLK ; PHI2 ; PHI2 ; -0.500 ; 0.000 ; 13.809 ;
; 14.607 ; Bank[3] ; ADSubmitted ; PHI2 ; PHI2 ; -0.500 ; 0.000 ; 14.146 ;
; 14.612 ; Bank[3] ; C1Submitted ; PHI2 ; PHI2 ; -0.500 ; 0.000 ; 14.151 ;
; 14.750 ; Bank[5] ; ADSubmitted ; PHI2 ; PHI2 ; -0.500 ; 0.000 ; 14.289 ;
; 14.755 ; Bank[5] ; C1Submitted ; PHI2 ; PHI2 ; -0.500 ; 0.000 ; 14.294 ;
; 14.809 ; Bank[1] ; ADSubmitted ; PHI2 ; PHI2 ; -0.500 ; 0.000 ; 14.348 ;
; 14.814 ; Bank[1] ; C1Submitted ; PHI2 ; PHI2 ; -0.500 ; 0.000 ; 14.353 ;
; 14.902 ; Bank[4] ; CmdUFMErase ; PHI2 ; PHI2 ; -0.500 ; 0.000 ; 14.441 ;
; 14.902 ; Bank[4] ; CmdUFMPrgm ; PHI2 ; PHI2 ; -0.500 ; 0.000 ; 14.441 ;
; 14.902 ; Bank[4] ; CmdDRDIn ; PHI2 ; PHI2 ; -0.500 ; 0.000 ; 14.441 ;
; 14.902 ; Bank[4] ; CmdDRCLK ; PHI2 ; PHI2 ; -0.500 ; 0.000 ; 14.441 ;
; 14.996 ; Bank[0] ; UFMOscEN ; PHI2 ; PHI2 ; -0.500 ; 0.000 ; 14.535 ;
; 15.241 ; Bank[6] ; ADSubmitted ; PHI2 ; PHI2 ; -0.500 ; 0.000 ; 14.780 ;
; 15.246 ; Bank[6] ; C1Submitted ; PHI2 ; PHI2 ; -0.500 ; 0.000 ; 14.785 ;
; 15.438 ; Bank[7] ; ADSubmitted ; PHI2 ; PHI2 ; -0.500 ; 0.000 ; 14.977 ;
; 15.443 ; Bank[7] ; C1Submitted ; PHI2 ; PHI2 ; -0.500 ; 0.000 ; 14.982 ;
; 15.628 ; Bank[4] ; UFMOscEN ; PHI2 ; PHI2 ; -0.500 ; 0.000 ; 15.167 ;
; 15.822 ; Bank[2] ; CmdEnable ; PHI2 ; PHI2 ; -0.500 ; 0.000 ; 15.361 ;
; 15.902 ; CmdEnable ; CmdSubmitted ; PHI2 ; PHI2 ; 0.000 ; 0.000 ; 15.941 ;
; 15.902 ; CmdEnable ; Cmdn8MEGEN ; PHI2 ; PHI2 ; 0.000 ; 0.000 ; 15.941 ;
; 16.287 ; Bank[3] ; CmdEnable ; PHI2 ; PHI2 ; -0.500 ; 0.000 ; 15.826 ;
; 16.372 ; Bank[2] ; XOR8MEG ; PHI2 ; PHI2 ; -0.500 ; 0.000 ; 15.911 ;
; 16.430 ; Bank[5] ; CmdEnable ; PHI2 ; PHI2 ; -0.500 ; 0.000 ; 15.969 ;
; 16.489 ; Bank[1] ; CmdEnable ; PHI2 ; PHI2 ; -0.500 ; 0.000 ; 16.028 ;
; 16.696 ; Bank[0] ; CmdSubmitted ; PHI2 ; PHI2 ; -0.500 ; 0.000 ; 16.235 ;
; 16.696 ; Bank[0] ; Cmdn8MEGEN ; PHI2 ; PHI2 ; -0.500 ; 0.000 ; 16.235 ;
; 16.837 ; Bank[3] ; XOR8MEG ; PHI2 ; PHI2 ; -0.500 ; 0.000 ; 16.376 ;
; 16.921 ; Bank[6] ; CmdEnable ; PHI2 ; PHI2 ; -0.500 ; 0.000 ; 16.460 ;
; 16.980 ; Bank[5] ; XOR8MEG ; PHI2 ; PHI2 ; -0.500 ; 0.000 ; 16.519 ;
; 17.039 ; Bank[1] ; XOR8MEG ; PHI2 ; PHI2 ; -0.500 ; 0.000 ; 16.578 ;
; 17.056 ; Bank[2] ; CmdUFMErase ; PHI2 ; PHI2 ; -0.500 ; 0.000 ; 16.595 ;
; 17.056 ; Bank[2] ; CmdUFMPrgm ; PHI2 ; PHI2 ; -0.500 ; 0.000 ; 16.595 ;
; 17.056 ; Bank[2] ; CmdDRDIn ; PHI2 ; PHI2 ; -0.500 ; 0.000 ; 16.595 ;
; 17.056 ; Bank[2] ; CmdDRCLK ; PHI2 ; PHI2 ; -0.500 ; 0.000 ; 16.595 ;
; 17.118 ; Bank[7] ; CmdEnable ; PHI2 ; PHI2 ; -0.500 ; 0.000 ; 16.657 ;
; 17.328 ; Bank[4] ; CmdSubmitted ; PHI2 ; PHI2 ; -0.500 ; 0.000 ; 16.867 ;
; 17.328 ; Bank[4] ; Cmdn8MEGEN ; PHI2 ; PHI2 ; -0.500 ; 0.000 ; 16.867 ;
; 17.471 ; Bank[6] ; XOR8MEG ; PHI2 ; PHI2 ; -0.500 ; 0.000 ; 17.010 ;
; 17.521 ; Bank[3] ; CmdUFMErase ; PHI2 ; PHI2 ; -0.500 ; 0.000 ; 17.060 ;
; 17.521 ; Bank[3] ; CmdUFMPrgm ; PHI2 ; PHI2 ; -0.500 ; 0.000 ; 17.060 ;
; 17.521 ; Bank[3] ; CmdDRDIn ; PHI2 ; PHI2 ; -0.500 ; 0.000 ; 17.060 ;
; 17.521 ; Bank[3] ; CmdDRCLK ; PHI2 ; PHI2 ; -0.500 ; 0.000 ; 17.060 ;
; 17.664 ; Bank[5] ; CmdUFMErase ; PHI2 ; PHI2 ; -0.500 ; 0.000 ; 17.203 ;
; 17.664 ; Bank[5] ; CmdUFMPrgm ; PHI2 ; PHI2 ; -0.500 ; 0.000 ; 17.203 ;
; 17.664 ; Bank[5] ; CmdDRDIn ; PHI2 ; PHI2 ; -0.500 ; 0.000 ; 17.203 ;
; 17.664 ; Bank[5] ; CmdDRCLK ; PHI2 ; PHI2 ; -0.500 ; 0.000 ; 17.203 ;
; 17.668 ; Bank[7] ; XOR8MEG ; PHI2 ; PHI2 ; -0.500 ; 0.000 ; 17.207 ;
; 17.723 ; Bank[1] ; CmdUFMErase ; PHI2 ; PHI2 ; -0.500 ; 0.000 ; 17.262 ;
; 17.723 ; Bank[1] ; CmdUFMPrgm ; PHI2 ; PHI2 ; -0.500 ; 0.000 ; 17.262 ;
; 17.723 ; Bank[1] ; CmdDRDIn ; PHI2 ; PHI2 ; -0.500 ; 0.000 ; 17.262 ;
; 17.723 ; Bank[1] ; CmdDRCLK ; PHI2 ; PHI2 ; -0.500 ; 0.000 ; 17.262 ;
; 17.782 ; Bank[2] ; UFMOscEN ; PHI2 ; PHI2 ; -0.500 ; 0.000 ; 17.321 ;
; 18.155 ; Bank[6] ; CmdUFMErase ; PHI2 ; PHI2 ; -0.500 ; 0.000 ; 17.694 ;
; 18.155 ; Bank[6] ; CmdUFMPrgm ; PHI2 ; PHI2 ; -0.500 ; 0.000 ; 17.694 ;
; 18.155 ; Bank[6] ; CmdDRDIn ; PHI2 ; PHI2 ; -0.500 ; 0.000 ; 17.694 ;
; 18.155 ; Bank[6] ; CmdDRCLK ; PHI2 ; PHI2 ; -0.500 ; 0.000 ; 17.694 ;
; 18.247 ; Bank[3] ; UFMOscEN ; PHI2 ; PHI2 ; -0.500 ; 0.000 ; 17.786 ;
; 18.352 ; Bank[7] ; CmdUFMErase ; PHI2 ; PHI2 ; -0.500 ; 0.000 ; 17.891 ;
; 18.352 ; Bank[7] ; CmdUFMPrgm ; PHI2 ; PHI2 ; -0.500 ; 0.000 ; 17.891 ;
; 18.352 ; Bank[7] ; CmdDRDIn ; PHI2 ; PHI2 ; -0.500 ; 0.000 ; 17.891 ;
; 18.352 ; Bank[7] ; CmdDRCLK ; PHI2 ; PHI2 ; -0.500 ; 0.000 ; 17.891 ;
; 18.390 ; Bank[5] ; UFMOscEN ; PHI2 ; PHI2 ; -0.500 ; 0.000 ; 17.929 ;
; 18.449 ; Bank[1] ; UFMOscEN ; PHI2 ; PHI2 ; -0.500 ; 0.000 ; 17.988 ;
; 18.881 ; Bank[6] ; UFMOscEN ; PHI2 ; PHI2 ; -0.500 ; 0.000 ; 18.420 ;
; 19.078 ; Bank[7] ; UFMOscEN ; PHI2 ; PHI2 ; -0.500 ; 0.000 ; 18.617 ;
; 19.482 ; Bank[2] ; CmdSubmitted ; PHI2 ; PHI2 ; -0.500 ; 0.000 ; 19.021 ;
; 19.482 ; Bank[2] ; Cmdn8MEGEN ; PHI2 ; PHI2 ; -0.500 ; 0.000 ; 19.021 ;
; 19.947 ; Bank[3] ; CmdSubmitted ; PHI2 ; PHI2 ; -0.500 ; 0.000 ; 19.486 ;
; 19.947 ; Bank[3] ; Cmdn8MEGEN ; PHI2 ; PHI2 ; -0.500 ; 0.000 ; 19.486 ;
; 20.090 ; Bank[5] ; CmdSubmitted ; PHI2 ; PHI2 ; -0.500 ; 0.000 ; 19.629 ;
; 20.090 ; Bank[5] ; Cmdn8MEGEN ; PHI2 ; PHI2 ; -0.500 ; 0.000 ; 19.629 ;
+--------+-------------+--------------+--------------+-------------+--------------+------------+------------+
+--------------------------------------------------------------------------------------------------------+
; Hold: 'nCRAS' ;
+--------+-----------+-------------+--------------+-------------+--------------+------------+------------+
; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
+--------+-----------+-------------+--------------+-------------+--------------+------------+------------+
; -0.704 ; Ready ; RowA[8] ; RCLK ; nCRAS ; -0.500 ; 4.719 ; 3.554 ;
; -0.699 ; Ready ; RowA[5] ; RCLK ; nCRAS ; -0.500 ; 4.719 ; 3.559 ;
; -0.698 ; Ready ; RowA[0] ; RCLK ; nCRAS ; -0.500 ; 4.719 ; 3.560 ;
; -0.697 ; Ready ; RowA[1] ; RCLK ; nCRAS ; -0.500 ; 4.719 ; 3.561 ;
; 0.733 ; Ready ; RowA[4] ; RCLK ; nCRAS ; -0.500 ; 4.719 ; 4.991 ;
; 0.738 ; Ready ; RowA[2] ; RCLK ; nCRAS ; -0.500 ; 4.719 ; 4.996 ;
; 2.093 ; Ready ; RBA[1]~reg0 ; RCLK ; nCRAS ; -0.500 ; 4.719 ; 6.351 ;
; 2.125 ; Ready ; RowA[3] ; RCLK ; nCRAS ; -0.500 ; 4.719 ; 6.383 ;
; 2.699 ; Ready ; RowA[7] ; RCLK ; nCRAS ; -0.500 ; 4.719 ; 6.957 ;
; 2.771 ; Ready ; RowA[9] ; RCLK ; nCRAS ; -0.500 ; 4.719 ; 7.029 ;
; 2.772 ; Ready ; RowA[6] ; RCLK ; nCRAS ; -0.500 ; 4.719 ; 7.030 ;
; 3.747 ; Ready ; RBA[0]~reg0 ; RCLK ; nCRAS ; -0.500 ; 4.719 ; 8.005 ;
; 5.648 ; nCCAS ; CBR ; nCCAS ; nCRAS ; 0.000 ; 9.665 ; 15.352 ;
; 6.148 ; nCCAS ; CBR ; nCCAS ; nCRAS ; -0.500 ; 9.665 ; 15.352 ;
+--------+-----------+-------------+--------------+-------------+--------------+------------+------------+
+----------------------------------------------------------------------------------------------------------+
; Hold: 'RCLK' ;
+--------+-------------+-------------+--------------+-------------+--------------+------------+------------+
; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
+--------+-------------+-------------+--------------+-------------+--------------+------------+------------+
; -0.603 ; ARCLK ; ARCLK ; ARCLK ; RCLK ; 0.000 ; 4.946 ; 4.876 ;
; -0.198 ; DRCLK ; DRCLK ; DRCLK ; RCLK ; 0.000 ; 4.946 ; 5.281 ;
; -0.103 ; ARCLK ; ARCLK ; ARCLK ; RCLK ; -0.500 ; 4.946 ; 4.876 ;
; 0.302 ; DRCLK ; DRCLK ; DRCLK ; RCLK ; -0.500 ; 4.946 ; 5.281 ;
; 2.127 ; PHI2 ; PHI2r ; PHI2 ; RCLK ; 0.000 ; 4.946 ; 7.112 ;
; 2.206 ; nCRAS ; RASr ; nCRAS ; RCLK ; 0.000 ; 4.946 ; 7.191 ;
; 2.412 ; nCCAS ; CASr ; nCCAS ; RCLK ; 0.000 ; 4.946 ; 7.397 ;
; 2.627 ; PHI2 ; PHI2r ; PHI2 ; RCLK ; -0.500 ; 4.946 ; 7.112 ;
; 2.706 ; nCRAS ; RASr ; nCRAS ; RCLK ; -0.500 ; 4.946 ; 7.191 ;
; 2.912 ; nCCAS ; CASr ; nCCAS ; RCLK ; -0.500 ; 4.946 ; 7.397 ;
; 3.105 ; PHI2r ; PHI2r2 ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.144 ;
; 3.266 ; CASr2 ; nRCAS~reg0 ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.305 ;
; 3.376 ; FS[17] ; FS[17] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.415 ;
; 3.388 ; FS[0] ; FS[0] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.427 ;
; 3.473 ; S[0] ; S[0] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.512 ;
; 3.476 ; S[0] ; S[1] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.515 ;
; 3.767 ; RASr3 ; RCKE~reg0 ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.806 ;
; 4.015 ; CASr2 ; nRWE~reg0 ; RCLK ; RCLK ; 0.000 ; 0.000 ; 4.054 ;
; 4.065 ; RASr2 ; IS[0] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 4.104 ;
; 4.092 ; CASr3 ; nRCAS~reg0 ; RCLK ; RCLK ; 0.000 ; 0.000 ; 4.131 ;
; 4.571 ; IS[1] ; IS[1] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 4.610 ;
; 4.617 ; IS[0] ; IS[2] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 4.656 ;
; 4.841 ; CASr3 ; nRWE~reg0 ; RCLK ; RCLK ; 0.000 ; 0.000 ; 4.880 ;
; 4.845 ; CASr2 ; nRCS~reg0 ; RCLK ; RCLK ; 0.000 ; 0.000 ; 4.884 ;
; 4.849 ; PHI2r3 ; DRDIn ; RCLK ; RCLK ; 0.000 ; 0.000 ; 4.888 ;
; 5.228 ; FS[9] ; FS[9] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 5.267 ;
; 5.229 ; FS[16] ; FS[16] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 5.268 ;
; 5.242 ; FS[11] ; FS[11] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 5.281 ;
; 5.243 ; FS[6] ; FS[6] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 5.282 ;
; 5.243 ; FS[8] ; FS[8] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 5.282 ;
; 5.253 ; FS[10] ; FS[10] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 5.292 ;
; 5.256 ; UFMReqErase ; UFMReqErase ; RCLK ; RCLK ; 0.000 ; 0.000 ; 5.295 ;
; 5.261 ; Ready ; Ready ; RCLK ; RCLK ; 0.000 ; 0.000 ; 5.300 ;
; 5.262 ; FS[0] ; FS[1] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 5.301 ;
; 5.266 ; IS[3] ; IS[3] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 5.305 ;
; 5.270 ; IS[1] ; IS[2] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 5.309 ;
; 5.416 ; UFMD ; UFMD ; RCLK ; RCLK ; 0.000 ; 0.000 ; 5.455 ;
; 5.443 ; FS[2] ; FS[2] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 5.482 ;
; 5.452 ; FS[14] ; FS[14] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 5.491 ;
; 5.452 ; FS[15] ; FS[15] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 5.491 ;
; 5.460 ; FS[7] ; FS[7] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 5.499 ;
; 5.463 ; FS[12] ; FS[12] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 5.502 ;
; 5.465 ; FS[3] ; FS[3] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 5.504 ;
; 5.466 ; UFMProgram ; UFMProgram ; RCLK ; RCLK ; 0.000 ; 0.000 ; 5.505 ;
; 5.466 ; UFMErase ; UFMErase ; RCLK ; RCLK ; 0.000 ; 0.000 ; 5.505 ;
; 5.466 ; FS[13] ; FS[13] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 5.505 ;
; 5.474 ; FS[4] ; FS[4] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 5.513 ;
; 5.475 ; FS[5] ; FS[5] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 5.514 ;
; 5.488 ; IS[0] ; IS[0] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 5.527 ;
; 5.491 ; IS[2] ; IS[2] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 5.530 ;
; 5.520 ; S[1] ; S[1] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 5.559 ;
; 5.524 ; S[1] ; S[0] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 5.563 ;
; 5.671 ; CASr3 ; nRCS~reg0 ; RCLK ; RCLK ; 0.000 ; 0.000 ; 5.710 ;
; 5.676 ; DRDIn ; DRDIn ; RCLK ; RCLK ; 0.000 ; 0.000 ; 5.715 ;
; 5.804 ; InitReady ; IS[0] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 5.843 ;
; 5.889 ; ARShift ; ARShift ; RCLK ; RCLK ; 0.000 ; 0.000 ; 5.928 ;
; 5.963 ; FS[9] ; FS[10] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 6.002 ;
; 5.964 ; FS[16] ; FS[17] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 6.003 ;
; 5.977 ; FS[11] ; FS[12] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 6.016 ;
; 5.978 ; FS[6] ; FS[7] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 6.017 ;
; 5.988 ; FS[10] ; FS[11] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 6.027 ;
; 5.997 ; FS[0] ; FS[2] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 6.036 ;
; 6.107 ; FS[9] ; FS[11] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 6.146 ;
; 6.121 ; FS[11] ; FS[13] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 6.160 ;
; 6.122 ; FS[6] ; FS[8] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 6.161 ;
; 6.132 ; FS[10] ; FS[12] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 6.171 ;
; 6.141 ; FS[0] ; FS[3] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 6.180 ;
; 6.251 ; FS[9] ; FS[12] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 6.290 ;
; 6.269 ; IS[3] ; RA10 ; RCLK ; RCLK ; 0.000 ; 0.000 ; 6.308 ;
; 6.276 ; FS[10] ; FS[13] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 6.315 ;
; 6.356 ; InitReady ; InitReady ; RCLK ; RCLK ; 0.000 ; 0.000 ; 6.395 ;
; 6.395 ; FS[9] ; FS[13] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 6.434 ;
; 6.442 ; IS[2] ; IS[3] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 6.481 ;
; 6.445 ; FS[2] ; FS[3] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 6.484 ;
; 6.449 ; RASr ; RASr2 ; RCLK ; RCLK ; 0.000 ; 0.000 ; 6.488 ;
; 6.454 ; FS[15] ; FS[16] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 6.493 ;
; 6.454 ; FS[14] ; FS[15] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 6.493 ;
; 6.462 ; FS[7] ; FS[8] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 6.501 ;
; 6.465 ; FS[12] ; FS[13] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 6.504 ;
; 6.476 ; FS[4] ; FS[5] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 6.515 ;
; 6.477 ; FS[5] ; FS[6] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 6.516 ;
; 6.493 ; IS[0] ; IS[1] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 6.532 ;
; 6.510 ; FS[1] ; FS[1] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 6.549 ;
; 6.598 ; FS[15] ; FS[17] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 6.637 ;
; 6.598 ; FS[14] ; FS[16] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 6.637 ;
; 6.620 ; FS[4] ; FS[6] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 6.659 ;
; 6.621 ; FS[5] ; FS[7] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 6.660 ;
; 6.669 ; PHI2r2 ; PHI2r3 ; RCLK ; RCLK ; 0.000 ; 0.000 ; 6.708 ;
; 6.742 ; FS[14] ; FS[17] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 6.781 ;
; 6.757 ; FS[11] ; FS[17] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 6.796 ;
; 6.757 ; FS[11] ; FS[16] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 6.796 ;
; 6.757 ; FS[11] ; FS[14] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 6.796 ;
; 6.757 ; FS[11] ; FS[15] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 6.796 ;
; 6.764 ; FS[4] ; FS[7] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 6.803 ;
; 6.765 ; FS[5] ; FS[8] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 6.804 ;
; 6.777 ; FS[0] ; FS[5] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 6.816 ;
; 6.777 ; FS[0] ; FS[6] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 6.816 ;
; 6.777 ; FS[0] ; FS[4] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 6.816 ;
; 6.777 ; FS[0] ; FS[7] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 6.816 ;
; 6.777 ; FS[0] ; FS[8] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 6.816 ;
+--------+-------------+-------------+--------------+-------------+--------------+------------+------------+
+-------------------------------------------------------------------+
; Setup Transfers ;
+------------+----------+----------+----------+----------+----------+
; From Clock ; To Clock ; RR Paths ; FR Paths ; RF Paths ; FF Paths ;
+------------+----------+----------+----------+----------+----------+
; ARCLK ; ARCLK ; 1 ; 0 ; 0 ; 0 ;
; RCLK ; ARCLK ; 1 ; 0 ; 0 ; 0 ;
; DRCLK ; DRCLK ; 1 ; 0 ; 0 ; 0 ;
; RCLK ; DRCLK ; 2 ; 0 ; 0 ; 0 ;
; nCCAS ; nCRAS ; 0 ; 0 ; 1 ; 1 ;
; RCLK ; nCRAS ; 0 ; 0 ; 12 ; 0 ;
; PHI2 ; PHI2 ; 0 ; 1 ; 152 ; 14 ;
; RCLK ; PHI2 ; 2 ; 0 ; 1 ; 0 ;
; ARCLK ; RCLK ; 1 ; 1 ; 0 ; 0 ;
; DRCLK ; RCLK ; 4 ; 2 ; 0 ; 0 ;
; nCCAS ; RCLK ; 1 ; 1 ; 0 ; 0 ;
; nCRAS ; RCLK ; 1 ; 17 ; 0 ; 0 ;
; PHI2 ; RCLK ; 1 ; 12 ; 0 ; 0 ;
; RCLK ; RCLK ; 620 ; 0 ; 0 ; 0 ;
+------------+----------+----------+----------+----------+----------+
Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported.
+-------------------------------------------------------------------+
; Hold Transfers ;
+------------+----------+----------+----------+----------+----------+
; From Clock ; To Clock ; RR Paths ; FR Paths ; RF Paths ; FF Paths ;
+------------+----------+----------+----------+----------+----------+
; ARCLK ; ARCLK ; 1 ; 0 ; 0 ; 0 ;
; RCLK ; ARCLK ; 1 ; 0 ; 0 ; 0 ;
; DRCLK ; DRCLK ; 1 ; 0 ; 0 ; 0 ;
; RCLK ; DRCLK ; 2 ; 0 ; 0 ; 0 ;
; nCCAS ; nCRAS ; 0 ; 0 ; 1 ; 1 ;
; RCLK ; nCRAS ; 0 ; 0 ; 12 ; 0 ;
; PHI2 ; PHI2 ; 0 ; 1 ; 152 ; 14 ;
; RCLK ; PHI2 ; 2 ; 0 ; 1 ; 0 ;
; ARCLK ; RCLK ; 1 ; 1 ; 0 ; 0 ;
; DRCLK ; RCLK ; 4 ; 2 ; 0 ; 0 ;
; nCCAS ; RCLK ; 1 ; 1 ; 0 ; 0 ;
; nCRAS ; RCLK ; 1 ; 17 ; 0 ; 0 ;
; PHI2 ; RCLK ; 1 ; 12 ; 0 ; 0 ;
; RCLK ; RCLK ; 620 ; 0 ; 0 ; 0 ;
+------------+----------+----------+----------+----------+----------+
Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported.
---------------
; Report TCCS ;
---------------
No dedicated SERDES Transmitter circuitry present in device or used in design
---------------
; Report RSKM ;
---------------
No non-DPA dedicated SERDES Receiver circuitry present in device or used in design
+------------------------------------------------+
; Unconstrained Paths Summary ;
+---------------------------------+-------+------+
; Property ; Setup ; Hold ;
+---------------------------------+-------+------+
; Illegal Clocks ; 0 ; 0 ;
; Unconstrained Clocks ; 0 ; 0 ;
; Unconstrained Input Ports ; 31 ; 31 ;
; Unconstrained Input Port Paths ; 241 ; 241 ;
; Unconstrained Output Ports ; 38 ; 38 ;
; Unconstrained Output Port Paths ; 77 ; 77 ;
+---------------------------------+-------+------+
+-------------------------------------+
; Clock Status Summary ;
+--------+-------+------+-------------+
; Target ; Clock ; Type ; Status ;
+--------+-------+------+-------------+
; ARCLK ; ARCLK ; Base ; Constrained ;
; DRCLK ; DRCLK ; Base ; Constrained ;
; PHI2 ; PHI2 ; Base ; Constrained ;
; RCLK ; RCLK ; Base ; Constrained ;
; nCCAS ; nCCAS ; Base ; Constrained ;
; nCRAS ; nCRAS ; Base ; Constrained ;
+--------+-------+------+-------------+
+---------------------------------------------------------------------------------------------------+
; Unconstrained Input Ports ;
+------------+--------------------------------------------------------------------------------------+
; Input Port ; Comment ;
+------------+--------------------------------------------------------------------------------------+
; CROW[0] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; CROW[1] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; Din[0] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; Din[1] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; Din[2] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; Din[3] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; Din[4] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; Din[5] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; Din[6] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; Din[7] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; MAin[0] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; MAin[1] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; MAin[2] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; MAin[3] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; MAin[4] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; MAin[5] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; MAin[6] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; MAin[7] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; MAin[8] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; MAin[9] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RD[0] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RD[1] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RD[2] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RD[3] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RD[4] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RD[5] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RD[6] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RD[7] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; nCCAS ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; nCRAS ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; nFWE ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
+------------+--------------------------------------------------------------------------------------+
+-----------------------------------------------------------------------------------------------------+
; Unconstrained Output Ports ;
+-------------+---------------------------------------------------------------------------------------+
; Output Port ; Comment ;
+-------------+---------------------------------------------------------------------------------------+
; Dout[0] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; Dout[1] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; Dout[2] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; Dout[3] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; Dout[4] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; Dout[5] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; Dout[6] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; Dout[7] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; LED ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RA[0] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RA[1] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RA[2] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RA[3] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RA[4] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RA[5] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RA[6] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RA[7] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RA[8] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RA[9] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RA[10] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RA[11] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RBA[0] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RBA[1] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RCKE ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RDQMH ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RDQML ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RD[0] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RD[1] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RD[2] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RD[3] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RD[4] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RD[5] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RD[6] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RD[7] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; nRCAS ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; nRCS ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; nRRAS ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; nRWE ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
+-------------+---------------------------------------------------------------------------------------+
+---------------------------------------------------------------------------------------------------+
; Unconstrained Input Ports ;
+------------+--------------------------------------------------------------------------------------+
; Input Port ; Comment ;
+------------+--------------------------------------------------------------------------------------+
; CROW[0] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; CROW[1] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; Din[0] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; Din[1] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; Din[2] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; Din[3] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; Din[4] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; Din[5] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; Din[6] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; Din[7] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; MAin[0] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; MAin[1] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; MAin[2] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; MAin[3] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; MAin[4] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; MAin[5] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; MAin[6] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; MAin[7] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; MAin[8] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; MAin[9] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RD[0] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RD[1] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RD[2] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RD[3] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RD[4] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RD[5] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RD[6] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RD[7] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; nCCAS ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; nCRAS ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; nFWE ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
+------------+--------------------------------------------------------------------------------------+
+-----------------------------------------------------------------------------------------------------+
; Unconstrained Output Ports ;
+-------------+---------------------------------------------------------------------------------------+
; Output Port ; Comment ;
+-------------+---------------------------------------------------------------------------------------+
; Dout[0] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; Dout[1] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; Dout[2] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; Dout[3] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; Dout[4] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; Dout[5] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; Dout[6] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; Dout[7] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; LED ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RA[0] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RA[1] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RA[2] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RA[3] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RA[4] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RA[5] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RA[6] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RA[7] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RA[8] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RA[9] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RA[10] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RA[11] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RBA[0] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RBA[1] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RCKE ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RDQMH ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RDQML ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RD[0] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RD[1] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RD[2] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RD[3] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RD[4] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RD[5] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RD[6] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RD[7] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; nRCAS ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; nRCS ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; nRRAS ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; nRWE ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
+-------------+---------------------------------------------------------------------------------------+
+--------------------------+
; Timing Analyzer Messages ;
+--------------------------+
Info: *******************************************************************
Info: Running Quartus Prime Timing Analyzer
Info: Version 19.1.0 Build 670 09/22/2019 SJ Lite Edition
Info: Processing started: Sun Aug 13 00:02:11 2023
Info: Command: quartus_sta RAM2GS-MAXV -c RAM2GS
Info: qsta_default_script.tcl version: #1
Warning (18236): Number of processors has not been specified which may cause overloading on shared machines. Set the global assignment NUM_PARALLEL_PROCESSORS in your QSF to an appropriate value for best performance.
Info (20030): Parallel compilation is enabled and will use 4 of the 4 processors detected
Info (21077): Low junction temperature is 0 degrees C
Info (21077): High junction temperature is 85 degrees C
Info (334003): Started post-fitting delay annotation
Info (334004): Delay annotation completed successfully
Critical Warning (332012): Synopsys Design Constraints File file not found: 'RAM2GS.sdc'. A Synopsys Design Constraints File is required by the Timing Analyzer to get proper timing constraints. Without it, the Compiler will not properly optimize the design.
Info (332142): No user constrained base clocks found in the design. Calling "derive_clocks -period 1.0"
Info (332105): Deriving Clocks
Info (332105): create_clock -period 1.000 -name nCCAS nCCAS
Info (332105): create_clock -period 1.000 -name nCRAS nCRAS
Info (332105): create_clock -period 1.000 -name RCLK RCLK
Info (332105): create_clock -period 1.000 -name PHI2 PHI2
Info (332105): create_clock -period 1.000 -name DRCLK DRCLK
Info (332105): create_clock -period 1.000 -name ARCLK ARCLK
Info: Found TIMING_ANALYZER_REPORT_SCRIPT_INCLUDE_DEFAULT_ANALYSIS = ON
Info: Can't run Report Timing Closure Recommendations. The current device family is not supported.
Critical Warning (332148): Timing requirements not met
Info (332146): Worst-case setup slack is -99.000
Info (332119): Slack End Point TNS Clock
Info (332119): ========= =================== =====================
Info (332119): -99.000 -99.000 ARCLK
Info (332119): -99.000 -99.000 DRCLK
Info (332119): -20.679 -213.940 PHI2
Info (332119): -20.375 -594.272 RCLK
Info (332119): -5.508 -18.066 nCRAS
Info (332146): Worst-case hold slack is -15.989
Info (332119): Slack End Point TNS Clock
Info (332119): ========= =================== =====================
Info (332119): -15.989 -15.989 DRCLK
Info (332119): -14.590 -14.590 ARCLK
Info (332119): -2.710 -3.324 PHI2
Info (332119): -0.704 -2.798 nCRAS
Info (332119): -0.603 -0.801 RCLK
Info (332140): No Recovery paths to report
Info (332140): No Removal paths to report
Info (332146): Worst-case minimum pulse width slack is -29.500
Info (332119): Slack End Point TNS Clock
Info (332119): ========= =================== =====================
Info (332119): -29.500 -59.000 ARCLK
Info (332119): -29.500 -59.000 DRCLK
Info (332119): -2.289 -2.289 PHI2
Info (332119): -2.289 -2.289 RCLK
Info (332119): -2.289 -2.289 nCCAS
Info (332119): -2.289 -2.289 nCRAS
Info (332001): The selected device family is not supported by the report_metastability command.
Info (332102): Design is not fully constrained for setup requirements
Info (332102): Design is not fully constrained for hold requirements
Info: Quartus Prime Timing Analyzer was successful. 0 errors, 3 warnings
Info: Peak virtual memory: 4676 megabytes
Info: Processing ended: Sun Aug 13 00:02:12 2023
Info: Elapsed time: 00:00:01
Info: Total CPU time (on all processors): 00:00:01
Reference in New Issue View Git Blame Copy Permalink