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Fitter report for RAM4GS
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Thu Jul 23 02:20:50 2020
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Quartus II 32-bit Version 13.0.1 Build 232 06/12/2013 Service Pack 1 SJ Web Edition
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; Table of Contents ;
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1. Legal Notice
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2. Fitter Summary
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3. Fitter Settings
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4. Parallel Compilation
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5. Pin-Out File
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6. Fitter Resource Usage Summary
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7. Input Pins
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8. Output Pins
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9. Bidir Pins
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10. I/O Bank Usage
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11. All Package Pins
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12. Output Pin Default Load For Reported TCO
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13. Fitter Resource Utilization by Entity
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14. Delay Chain Summary
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15. Control Signals
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16. Global & Other Fast Signals
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17. Non-Global High Fan-Out Signals
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18. Other Routing Usage Summary
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19. LAB Logic Elements
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20. LAB-wide Signals
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21. LAB Signals Sourced
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22. LAB Signals Sourced Out
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23. LAB Distinct Inputs
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24. Fitter Device Options
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25. Estimated Delay Added for Hold Timing Summary
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26. Estimated Delay Added for Hold Timing Details
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27. Fitter Messages
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28. Fitter Suppressed Messages
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; Legal Notice ;
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Copyright (C) 1991-2013 Altera Corporation
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Your use of Altera Corporation's design tools, logic functions
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and other software and tools, and its AMPP partner logic
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|
functions, and any output files from any of the foregoing
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(including device programming or simulation files), and any
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associated documentation or information are expressly subject
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to the terms and conditions of the Altera Program License
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|
Subscription Agreement, Altera MegaCore Function License
|
|
Agreement, or other applicable license agreement, including,
|
|
without limitation, that your use is for the sole purpose of
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programming logic devices manufactured by Altera and sold by
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Altera or its authorized distributors. Please refer to the
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applicable agreement for further details.
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+-----------------------------------------------------------------------------+
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; Fitter Summary ;
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+---------------------------+-------------------------------------------------+
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; Fitter Status ; Successful - Thu Jul 23 02:20:50 2020 ;
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; Quartus II 32-bit Version ; 13.0.1 Build 232 06/12/2013 SP 1 SJ Web Edition ;
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; Revision Name ; RAM4GS ;
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; Top-level Entity Name ; RAM4GS ;
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; Family ; MAX II ;
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; Device ; EPM240T100C5 ;
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; Timing Models ; Final ;
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; Total logic elements ; 170 / 240 ( 71 % ) ;
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; Total pins ; 62 / 80 ( 78 % ) ;
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; Total virtual pins ; 0 ;
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; UFM blocks ; 1 / 1 ( 100 % ) ;
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+---------------------------+-------------------------------------------------+
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+----------------------------------------------------------------------------------------------------------------------------------------------+
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; Fitter Settings ;
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+----------------------------------------------------------------------------+--------------------------------+--------------------------------+
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; Option ; Setting ; Default Value ;
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+----------------------------------------------------------------------------+--------------------------------+--------------------------------+
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; Device ; EPM240T100C5 ; ;
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; Minimum Core Junction Temperature ; 0 ; ;
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; Maximum Core Junction Temperature ; 85 ; ;
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; Placement Effort Multiplier ; 10 ; 1.0 ;
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; Router Effort Multiplier ; 10 ; 1.0 ;
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; Fit Attempts to Skip ; 0 ; 0.0 ;
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; Device I/O Standard ; 3.3-V LVTTL ; ;
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; Optimize Multi-Corner Timing ; On ; Off ;
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; Optimize IOC Register Placement for Timing ; Pack All IO Registers ; Normal ;
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; Enable Bus-Hold Circuitry ; On ; Off ;
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; Fitter Effort ; Standard Fit ; Auto Fit ;
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; Use smart compilation ; Off ; Off ;
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; Enable parallel Assembler and TimeQuest Timing Analyzer during compilation ; On ; On ;
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; Enable compact report table ; Off ; Off ;
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; Router Timing Optimization Level ; Normal ; Normal ;
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; Always Enable Input Buffers ; Off ; Off ;
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; Optimize Hold Timing ; IO Paths and Minimum TPD Paths ; IO Paths and Minimum TPD Paths ;
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; Guarantee I/O Paths Have Zero Hold Time at Fast Corner ; On ; On ;
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; PowerPlay Power Optimization ; Normal compilation ; Normal compilation ;
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; Optimize Timing ; Normal compilation ; Normal compilation ;
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; Optimize Timing for ECOs ; Off ; Off ;
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; Regenerate full fit report during ECO compiles ; Off ; Off ;
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; Limit to One Fitting Attempt ; Off ; Off ;
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; Final Placement Optimizations ; Automatically ; Automatically ;
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; Fitter Aggressive Routability Optimizations ; Automatically ; Automatically ;
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; Fitter Initial Placement Seed ; 1 ; 1 ;
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; Slow Slew Rate ; Off ; Off ;
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; PCI I/O ; Off ; Off ;
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; Weak Pull-Up Resistor ; Off ; Off ;
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; Auto Delay Chains ; On ; On ;
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; Auto Delay Chains for High Fanout Input Pins ; Off ; Off ;
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; Perform Physical Synthesis for Combinational Logic for Performance ; Off ; Off ;
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; Perform Register Duplication for Performance ; Off ; Off ;
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; Perform Register Retiming for Performance ; Off ; Off ;
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; Perform Asynchronous Signal Pipelining ; Off ; Off ;
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; Physical Synthesis Effort Level ; Normal ; Normal ;
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; Logic Cell Insertion - Logic Duplication ; Auto ; Auto ;
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; Auto Register Duplication ; Auto ; Auto ;
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; Auto Global Clock ; On ; On ;
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; Auto Global Register Control Signals ; On ; On ;
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; Force Fitter to Avoid Periphery Placement Warnings ; Off ; Off ;
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+----------------------------------------------------------------------------+--------------------------------+--------------------------------+
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+------------------------------------------+
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; Parallel Compilation ;
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+----------------------------+-------------+
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; Processors ; Number ;
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+----------------------------+-------------+
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; Number detected on machine ; 2 ;
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; Maximum allowed ; 2 ;
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; ; ;
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; Average used ; 1.33 ;
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; Maximum used ; 2 ;
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; ; ;
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; Usage by Processor ; % Time Used ;
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; Processor 1 ; 100.0% ;
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; Processor 2 ; 33.3% ;
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+----------------------------+-------------+
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+--------------+
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; Pin-Out File ;
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+--------------+
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The pin-out file can be found in /Repos/RAM4GS/cpld/output_files/RAM4GS.pin.
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+------------------------------------------------------------------+
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; Fitter Resource Usage Summary ;
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+---------------------------------------------+--------------------+
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; Resource ; Usage ;
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+---------------------------------------------+--------------------+
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; Total logic elements ; 170 / 240 ( 71 % ) ;
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; -- Combinational with no register ; 74 ;
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; -- Register only ; 21 ;
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; -- Combinational with a register ; 75 ;
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; ; ;
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; Logic element usage by number of LUT inputs ; ;
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; -- 4 input functions ; 57 ;
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; -- 3 input functions ; 41 ;
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; -- 2 input functions ; 42 ;
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|
; -- 1 input functions ; 8 ;
|
|
; -- 0 input functions ; 1 ;
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; ; ;
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|
; Logic elements by mode ; ;
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; -- normal mode ; 154 ;
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; -- arithmetic mode ; 16 ;
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; -- qfbk mode ; 6 ;
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; -- register cascade mode ; 0 ;
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; -- synchronous clear/load mode ; 25 ;
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|
; -- asynchronous clear/load mode ; 0 ;
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; ; ;
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; Total registers ; 96 / 240 ( 40 % ) ;
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; Total LABs ; 22 / 24 ( 92 % ) ;
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; Logic elements in carry chains ; 17 ;
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; Virtual pins ; 0 ;
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; I/O pins ; 62 / 80 ( 78 % ) ;
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; -- Clock pins ; 2 / 4 ( 50 % ) ;
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; ; ;
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; Global signals ; 4 ;
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; UFM blocks ; 1 / 1 ( 100 % ) ;
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; Global clocks ; 4 / 4 ( 100 % ) ;
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; JTAGs ; 0 / 1 ( 0 % ) ;
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; Average interconnect usage (total/H/V) ; 25% / 27% / 23% ;
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; Peak interconnect usage (total/H/V) ; 25% / 27% / 23% ;
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; Maximum fan-out ; 54 ;
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; Highest non-global fan-out ; 38 ;
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; Total fan-out ; 644 ;
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; Average fan-out ; 2.76 ;
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+---------------------------------------------+--------------------+
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+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
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; Input Pins ;
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+---------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+-----------------+----------+--------------+--------------+----------------------+
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; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Combinational Fan-Out ; Registered Fan-Out ; Global ; PCI I/O Enabled ; Bus Hold ; Weak Pull Up ; I/O Standard ; Location assigned by ;
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|
+---------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+-----------------+----------+--------------+--------------+----------------------+
|
|
; CROW[0] ; 54 ; 2 ; 8 ; 1 ; 2 ; 1 ; 0 ; no ; no ; yes ; Off ; 3.3-V LVCMOS ; User ;
|
|
; CROW[1] ; 55 ; 2 ; 8 ; 1 ; 1 ; 1 ; 0 ; no ; no ; yes ; Off ; 3.3-V LVCMOS ; User ;
|
|
; Din[0] ; 42 ; 1 ; 5 ; 0 ; 0 ; 6 ; 0 ; no ; no ; yes ; Off ; 3.3-V LVCMOS ; User ;
|
|
; Din[1] ; 36 ; 1 ; 4 ; 0 ; 2 ; 4 ; 0 ; no ; no ; yes ; Off ; 3.3-V LVCMOS ; User ;
|
|
; Din[2] ; 35 ; 1 ; 3 ; 0 ; 0 ; 5 ; 0 ; no ; no ; yes ; Off ; 3.3-V LVCMOS ; User ;
|
|
; Din[3] ; 37 ; 1 ; 4 ; 0 ; 1 ; 5 ; 0 ; no ; no ; yes ; Off ; 3.3-V LVCMOS ; User ;
|
|
; Din[4] ; 39 ; 1 ; 5 ; 0 ; 3 ; 7 ; 0 ; no ; no ; yes ; Off ; 3.3-V LVCMOS ; User ;
|
|
; Din[5] ; 38 ; 1 ; 4 ; 0 ; 0 ; 7 ; 0 ; no ; no ; yes ; Off ; 3.3-V LVCMOS ; User ;
|
|
; Din[6] ; 41 ; 1 ; 5 ; 0 ; 1 ; 8 ; 0 ; no ; no ; yes ; Off ; 3.3-V LVCMOS ; User ;
|
|
; Din[7] ; 40 ; 1 ; 5 ; 0 ; 2 ; 6 ; 0 ; no ; no ; yes ; Off ; 3.3-V LVCMOS ; User ;
|
|
; MAin[0] ; 49 ; 1 ; 7 ; 0 ; 2 ; 5 ; 0 ; no ; no ; yes ; Off ; 3.3-V LVCMOS ; User ;
|
|
; MAin[1] ; 51 ; 1 ; 7 ; 0 ; 0 ; 6 ; 0 ; no ; no ; yes ; Off ; 3.3-V LVCMOS ; User ;
|
|
; MAin[2] ; 50 ; 1 ; 7 ; 0 ; 1 ; 3 ; 0 ; no ; no ; yes ; Off ; 3.3-V LVCMOS ; User ;
|
|
; MAin[3] ; 71 ; 2 ; 8 ; 4 ; 3 ; 3 ; 0 ; no ; no ; yes ; Off ; 3.3-V LVCMOS ; User ;
|
|
; MAin[4] ; 70 ; 2 ; 8 ; 4 ; 4 ; 3 ; 0 ; no ; no ; yes ; Off ; 3.3-V LVCMOS ; User ;
|
|
; MAin[5] ; 69 ; 2 ; 8 ; 3 ; 0 ; 3 ; 0 ; no ; no ; yes ; Off ; 3.3-V LVCMOS ; User ;
|
|
; MAin[6] ; 72 ; 2 ; 8 ; 4 ; 2 ; 4 ; 0 ; no ; no ; yes ; Off ; 3.3-V LVCMOS ; User ;
|
|
; MAin[7] ; 68 ; 2 ; 8 ; 3 ; 1 ; 4 ; 0 ; no ; no ; yes ; Off ; 3.3-V LVCMOS ; User ;
|
|
; MAin[8] ; 73 ; 2 ; 8 ; 4 ; 1 ; 2 ; 0 ; no ; no ; yes ; Off ; 3.3-V LVCMOS ; User ;
|
|
; MAin[9] ; 74 ; 2 ; 8 ; 4 ; 0 ; 4 ; 0 ; no ; no ; yes ; Off ; 3.3-V LVCMOS ; User ;
|
|
; PHI2 ; 52 ; 2 ; 8 ; 1 ; 4 ; 21 ; 0 ; yes ; no ; yes ; Off ; 3.3-V LVCMOS ; User ;
|
|
; RCLK ; 12 ; 1 ; 1 ; 3 ; 3 ; 54 ; 0 ; yes ; no ; yes ; Off ; 3.3-V LVCMOS ; User ;
|
|
; nCCAS ; 53 ; 2 ; 8 ; 1 ; 3 ; 11 ; 0 ; yes ; no ; yes ; Off ; 3.3-V LVCMOS ; User ;
|
|
; nCRAS ; 67 ; 2 ; 8 ; 3 ; 2 ; 15 ; 0 ; yes ; no ; yes ; Off ; 3.3-V LVCMOS ; User ;
|
|
; nFWE ; 48 ; 1 ; 6 ; 0 ; 0 ; 3 ; 0 ; no ; no ; yes ; Off ; 3.3-V LVCMOS ; User ;
|
|
+---------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+-----------------+----------+--------------+--------------+----------------------+
|
|
|
|
|
|
+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
|
|
; Output Pins ;
|
|
+---------+-------+----------+--------------+--------------+-------------+-----------------+----------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+------------------------+----------------------+-------+----------------------+---------------------+
|
|
; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Output Register ; Slow Slew Rate ; PCI I/O Enabled ; Open Drain ; TRI Primitive ; Bus Hold ; Weak Pull Up ; I/O Standard ; Current Strength ; Fast Output Connection ; Location assigned by ; Load ; Output Enable Source ; Output Enable Group ;
|
|
+---------+-------+----------+--------------+--------------+-------------+-----------------+----------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+------------------------+----------------------+-------+----------------------+---------------------+
|
|
; Dout[0] ; 33 ; 1 ; 3 ; 0 ; 2 ; no ; no ; no ; no ; no ; yes ; Off ; 3.3-V LVCMOS ; 8mA ; no ; User ; 10 pF ; - ; - ;
|
|
; Dout[1] ; 57 ; 2 ; 8 ; 2 ; 3 ; no ; no ; no ; no ; no ; yes ; Off ; 3.3-V LVCMOS ; 8mA ; no ; User ; 10 pF ; - ; - ;
|
|
; Dout[2] ; 56 ; 2 ; 8 ; 1 ; 0 ; no ; no ; no ; no ; no ; yes ; Off ; 3.3-V LVCMOS ; 8mA ; no ; User ; 10 pF ; - ; - ;
|
|
; Dout[3] ; 47 ; 1 ; 6 ; 0 ; 1 ; no ; no ; no ; no ; no ; yes ; Off ; 3.3-V LVCMOS ; 8mA ; no ; User ; 10 pF ; - ; - ;
|
|
; Dout[4] ; 44 ; 1 ; 6 ; 0 ; 2 ; no ; no ; no ; no ; no ; yes ; Off ; 3.3-V LVCMOS ; 8mA ; no ; User ; 10 pF ; - ; - ;
|
|
; Dout[5] ; 28 ; 1 ; 2 ; 0 ; 1 ; no ; no ; no ; no ; no ; yes ; Off ; 3.3-V LVCMOS ; 8mA ; no ; User ; 10 pF ; - ; - ;
|
|
; Dout[6] ; 34 ; 1 ; 3 ; 0 ; 1 ; no ; no ; no ; no ; no ; yes ; Off ; 3.3-V LVCMOS ; 8mA ; no ; User ; 10 pF ; - ; - ;
|
|
; Dout[7] ; 43 ; 1 ; 6 ; 0 ; 3 ; no ; no ; no ; no ; no ; yes ; Off ; 3.3-V LVCMOS ; 8mA ; no ; User ; 10 pF ; - ; - ;
|
|
; RA[0] ; 18 ; 1 ; 1 ; 1 ; 0 ; no ; no ; no ; no ; no ; yes ; Off ; 3.3-V LVCMOS ; 8mA ; no ; User ; 10 pF ; - ; - ;
|
|
; RA[10] ; 16 ; 1 ; 1 ; 2 ; 2 ; no ; no ; no ; no ; no ; yes ; Off ; 3.3-V LVCMOS ; 8mA ; no ; User ; 10 pF ; - ; - ;
|
|
; RA[11] ; 7 ; 1 ; 1 ; 3 ; 1 ; no ; no ; no ; no ; no ; yes ; Off ; 3.3-V LVCMOS ; 8mA ; no ; User ; 10 pF ; - ; - ;
|
|
; RA[1] ; 20 ; 1 ; 1 ; 1 ; 2 ; no ; no ; no ; no ; no ; yes ; Off ; 3.3-V LVCMOS ; 8mA ; no ; User ; 10 pF ; - ; - ;
|
|
; RA[2] ; 30 ; 1 ; 3 ; 0 ; 3 ; no ; no ; no ; no ; no ; yes ; Off ; 3.3-V LVCMOS ; 8mA ; no ; User ; 10 pF ; - ; - ;
|
|
; RA[3] ; 27 ; 1 ; 2 ; 0 ; 2 ; no ; no ; no ; no ; no ; yes ; Off ; 3.3-V LVCMOS ; 8mA ; no ; User ; 10 pF ; - ; - ;
|
|
; RA[4] ; 26 ; 1 ; 2 ; 0 ; 3 ; no ; no ; no ; no ; no ; yes ; Off ; 3.3-V LVCMOS ; 8mA ; no ; User ; 10 pF ; - ; - ;
|
|
; RA[5] ; 29 ; 1 ; 2 ; 0 ; 0 ; no ; no ; no ; no ; no ; yes ; Off ; 3.3-V LVCMOS ; 8mA ; no ; User ; 10 pF ; - ; - ;
|
|
; RA[6] ; 21 ; 1 ; 1 ; 1 ; 3 ; no ; no ; no ; no ; no ; yes ; Off ; 3.3-V LVCMOS ; 8mA ; no ; User ; 10 pF ; - ; - ;
|
|
; RA[7] ; 19 ; 1 ; 1 ; 1 ; 1 ; no ; no ; no ; no ; no ; yes ; Off ; 3.3-V LVCMOS ; 8mA ; no ; User ; 10 pF ; - ; - ;
|
|
; RA[8] ; 17 ; 1 ; 1 ; 2 ; 3 ; no ; no ; no ; no ; no ; yes ; Off ; 3.3-V LVCMOS ; 8mA ; no ; User ; 10 pF ; - ; - ;
|
|
; RA[9] ; 15 ; 1 ; 1 ; 2 ; 1 ; no ; no ; no ; no ; no ; yes ; Off ; 3.3-V LVCMOS ; 8mA ; no ; User ; 10 pF ; - ; - ;
|
|
; RBA[0] ; 5 ; 1 ; 1 ; 4 ; 3 ; no ; no ; no ; no ; no ; yes ; Off ; 3.3-V LVCMOS ; 4mA ; yes ; User ; 10 pF ; - ; - ;
|
|
; RBA[1] ; 14 ; 1 ; 1 ; 2 ; 0 ; no ; no ; no ; no ; no ; yes ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; - ; - ;
|
|
; RCKE ; 8 ; 1 ; 1 ; 3 ; 2 ; no ; no ; no ; no ; no ; yes ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; - ; - ;
|
|
; RDQMH ; 2 ; 1 ; 1 ; 4 ; 0 ; no ; no ; no ; no ; no ; yes ; Off ; 3.3-V LVCMOS ; 8mA ; no ; User ; 10 pF ; - ; - ;
|
|
; RDQML ; 98 ; 2 ; 2 ; 5 ; 0 ; no ; no ; no ; no ; no ; yes ; Off ; 3.3-V LVCMOS ; 8mA ; no ; User ; 10 pF ; - ; - ;
|
|
; nRCAS ; 4 ; 1 ; 1 ; 4 ; 2 ; no ; no ; no ; no ; no ; yes ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; - ; - ;
|
|
; nRCS ; 3 ; 1 ; 1 ; 4 ; 1 ; no ; no ; no ; no ; no ; yes ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; - ; - ;
|
|
; nRRAS ; 6 ; 1 ; 1 ; 3 ; 0 ; no ; no ; no ; no ; no ; yes ; Off ; 3.3-V LVCMOS ; 4mA ; yes ; User ; 10 pF ; - ; - ;
|
|
; nRWE ; 100 ; 2 ; 2 ; 5 ; 2 ; no ; no ; no ; no ; no ; yes ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; - ; - ;
|
|
+---------+-------+----------+--------------+--------------+-------------+-----------------+----------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+------------------------+----------------------+-------+----------------------+---------------------+
|
|
|
|
|
|
+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
|
|
; Bidir Pins ;
|
|
+-------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+-----------------+----------------+-----------------+------------+----------+--------------+--------------+------------------+------------------------+----------------------+-------+----------------------+---------------------+
|
|
; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Combinational Fan-Out ; Registered Fan-Out ; Global ; Output Register ; Slow Slew Rate ; PCI I/O Enabled ; Open Drain ; Bus Hold ; Weak Pull Up ; I/O Standard ; Current Strength ; Fast Output Connection ; Location assigned by ; Load ; Output Enable Source ; Output Enable Group ;
|
|
+-------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+-----------------+----------------+-----------------+------------+----------+--------------+--------------+------------------+------------------------+----------------------+-------+----------------------+---------------------+
|
|
; RD[0] ; 96 ; 2 ; 3 ; 5 ; 2 ; 1 ; 0 ; no ; no ; yes ; no ; no ; yes ; Off ; 3.3-V LVCMOS ; 8mA ; no ; User ; 10 pF ; comb~2 ; - ;
|
|
; RD[1] ; 90 ; 2 ; 4 ; 5 ; 1 ; 1 ; 0 ; no ; no ; yes ; no ; no ; yes ; Off ; 3.3-V LVCMOS ; 8mA ; no ; User ; 10 pF ; comb~2 ; - ;
|
|
; RD[2] ; 89 ; 2 ; 4 ; 5 ; 0 ; 1 ; 0 ; no ; no ; yes ; no ; no ; yes ; Off ; 3.3-V LVCMOS ; 8mA ; yes ; User ; 10 pF ; comb~2 ; - ;
|
|
; RD[3] ; 99 ; 2 ; 2 ; 5 ; 1 ; 1 ; 0 ; no ; no ; yes ; no ; no ; yes ; Off ; 3.3-V LVCMOS ; 8mA ; no ; User ; 10 pF ; comb~2 ; - ;
|
|
; RD[4] ; 92 ; 2 ; 3 ; 5 ; 0 ; 1 ; 0 ; no ; no ; yes ; no ; no ; yes ; Off ; 3.3-V LVCMOS ; 8mA ; no ; User ; 10 pF ; comb~2 ; - ;
|
|
; RD[5] ; 91 ; 2 ; 4 ; 5 ; 2 ; 1 ; 0 ; no ; no ; yes ; no ; no ; yes ; Off ; 3.3-V LVCMOS ; 8mA ; no ; User ; 10 pF ; comb~2 ; - ;
|
|
; RD[6] ; 95 ; 2 ; 3 ; 5 ; 1 ; 1 ; 0 ; no ; no ; yes ; no ; no ; yes ; Off ; 3.3-V LVCMOS ; 8mA ; no ; User ; 10 pF ; comb~2 ; - ;
|
|
; RD[7] ; 97 ; 2 ; 3 ; 5 ; 3 ; 1 ; 0 ; no ; no ; yes ; no ; no ; yes ; Off ; 3.3-V LVCMOS ; 8mA ; no ; User ; 10 pF ; comb~2 ; - ;
|
|
+-------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+-----------------+----------------+-----------------+------------+----------+--------------+--------------+------------------+------------------------+----------------------+-------+----------------------+---------------------+
|
|
|
|
|
|
+-------------------------------------------------------------+
|
|
; I/O Bank Usage ;
|
|
+----------+-------------------+---------------+--------------+
|
|
; I/O Bank ; Usage ; VCCIO Voltage ; VREF Voltage ;
|
|
+----------+-------------------+---------------+--------------+
|
|
; 1 ; 38 / 38 ( 100 % ) ; 3.3V ; -- ;
|
|
; 2 ; 24 / 42 ( 57 % ) ; 3.3V ; -- ;
|
|
+----------+-------------------+---------------+--------------+
|
|
|
|
|
|
+------------------------------------------------------------------------------------------------------------------------------------------------+
|
|
; All Package Pins ;
|
|
+----------+------------+----------+----------------+--------+--------------+-----------+------------+-----------------+----------+--------------+
|
|
; Location ; Pad Number ; I/O Bank ; Pin Name/Usage ; Dir. ; I/O Standard ; Voltage ; I/O Type ; User Assignment ; Bus Hold ; Weak Pull Up ;
|
|
+----------+------------+----------+----------------+--------+--------------+-----------+------------+-----------------+----------+--------------+
|
|
; 1 ; 83 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
|
; 2 ; 0 ; 1 ; RDQMH ; output ; 3.3-V LVCMOS ; ; Row I/O ; Y ; yes ; Off ;
|
|
; 3 ; 1 ; 1 ; nRCS ; output ; 3.3-V LVCMOS ; ; Row I/O ; Y ; yes ; Off ;
|
|
; 4 ; 2 ; 1 ; nRCAS ; output ; 3.3-V LVCMOS ; ; Row I/O ; Y ; yes ; Off ;
|
|
; 5 ; 3 ; 1 ; RBA[0] ; output ; 3.3-V LVCMOS ; ; Row I/O ; Y ; yes ; Off ;
|
|
; 6 ; 4 ; 1 ; nRRAS ; output ; 3.3-V LVCMOS ; ; Row I/O ; Y ; yes ; Off ;
|
|
; 7 ; 5 ; 1 ; RA[11] ; output ; 3.3-V LVCMOS ; ; Row I/O ; Y ; yes ; Off ;
|
|
; 8 ; 6 ; 1 ; RCKE ; output ; 3.3-V LVCMOS ; ; Row I/O ; Y ; yes ; Off ;
|
|
; 9 ; ; 1 ; VCCIO1 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
|
|
; 10 ; ; ; GNDIO ; gnd ; ; ; -- ; ; -- ; -- ;
|
|
; 11 ; ; ; GNDINT ; gnd ; ; ; -- ; ; -- ; -- ;
|
|
; 12 ; 7 ; 1 ; RCLK ; input ; 3.3-V LVCMOS ; ; Row I/O ; Y ; yes ; Off ;
|
|
; 13 ; ; ; VCCINT ; power ; ; 2.5V/3.3V ; -- ; ; -- ; -- ;
|
|
; 14 ; 8 ; 1 ; RBA[1] ; output ; 3.3-V LVCMOS ; ; Row I/O ; Y ; yes ; Off ;
|
|
; 15 ; 9 ; 1 ; RA[9] ; output ; 3.3-V LVCMOS ; ; Row I/O ; Y ; yes ; Off ;
|
|
; 16 ; 10 ; 1 ; RA[10] ; output ; 3.3-V LVCMOS ; ; Row I/O ; Y ; yes ; Off ;
|
|
; 17 ; 11 ; 1 ; RA[8] ; output ; 3.3-V LVCMOS ; ; Row I/O ; Y ; yes ; Off ;
|
|
; 18 ; 12 ; 1 ; RA[0] ; output ; 3.3-V LVCMOS ; ; Row I/O ; Y ; yes ; Off ;
|
|
; 19 ; 13 ; 1 ; RA[7] ; output ; 3.3-V LVCMOS ; ; Row I/O ; Y ; yes ; Off ;
|
|
; 20 ; 14 ; 1 ; RA[1] ; output ; 3.3-V LVCMOS ; ; Row I/O ; Y ; yes ; Off ;
|
|
; 21 ; 15 ; 1 ; RA[6] ; output ; 3.3-V LVCMOS ; ; Row I/O ; Y ; yes ; Off ;
|
|
; 22 ; 16 ; 1 ; #TMS ; input ; ; ; -- ; ; -- ; -- ;
|
|
; 23 ; 17 ; 1 ; #TDI ; input ; ; ; -- ; ; -- ; -- ;
|
|
; 24 ; 18 ; 1 ; #TCK ; input ; ; ; -- ; ; -- ; -- ;
|
|
; 25 ; 19 ; 1 ; #TDO ; output ; ; ; -- ; ; -- ; -- ;
|
|
; 26 ; 20 ; 1 ; RA[4] ; output ; 3.3-V LVCMOS ; ; Column I/O ; Y ; yes ; Off ;
|
|
; 27 ; 21 ; 1 ; RA[3] ; output ; 3.3-V LVCMOS ; ; Column I/O ; Y ; yes ; Off ;
|
|
; 28 ; 22 ; 1 ; Dout[5] ; output ; 3.3-V LVCMOS ; ; Column I/O ; Y ; yes ; Off ;
|
|
; 29 ; 23 ; 1 ; RA[5] ; output ; 3.3-V LVCMOS ; ; Column I/O ; Y ; yes ; Off ;
|
|
; 30 ; 24 ; 1 ; RA[2] ; output ; 3.3-V LVCMOS ; ; Column I/O ; Y ; yes ; Off ;
|
|
; 31 ; ; 1 ; VCCIO1 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
|
|
; 32 ; ; ; GNDIO ; gnd ; ; ; -- ; ; -- ; -- ;
|
|
; 33 ; 25 ; 1 ; Dout[0] ; output ; 3.3-V LVCMOS ; ; Column I/O ; Y ; yes ; Off ;
|
|
; 34 ; 26 ; 1 ; Dout[6] ; output ; 3.3-V LVCMOS ; ; Column I/O ; Y ; yes ; Off ;
|
|
; 35 ; 27 ; 1 ; Din[2] ; input ; 3.3-V LVCMOS ; ; Column I/O ; Y ; yes ; Off ;
|
|
; 36 ; 28 ; 1 ; Din[1] ; input ; 3.3-V LVCMOS ; ; Column I/O ; Y ; yes ; Off ;
|
|
; 37 ; 29 ; 1 ; Din[3] ; input ; 3.3-V LVCMOS ; ; Column I/O ; Y ; yes ; Off ;
|
|
; 38 ; 30 ; 1 ; Din[5] ; input ; 3.3-V LVCMOS ; ; Column I/O ; Y ; yes ; Off ;
|
|
; 39 ; 31 ; 1 ; Din[4] ; input ; 3.3-V LVCMOS ; ; Column I/O ; Y ; yes ; Off ;
|
|
; 40 ; 32 ; 1 ; Din[7] ; input ; 3.3-V LVCMOS ; ; Column I/O ; Y ; yes ; Off ;
|
|
; 41 ; 33 ; 1 ; Din[6] ; input ; 3.3-V LVCMOS ; ; Column I/O ; Y ; yes ; Off ;
|
|
; 42 ; 34 ; 1 ; Din[0] ; input ; 3.3-V LVCMOS ; ; Column I/O ; Y ; yes ; Off ;
|
|
; 43 ; 35 ; 1 ; Dout[7] ; output ; 3.3-V LVCMOS ; ; Column I/O ; Y ; yes ; Off ;
|
|
; 44 ; 36 ; 1 ; Dout[4] ; output ; 3.3-V LVCMOS ; ; Column I/O ; Y ; yes ; Off ;
|
|
; 45 ; ; 1 ; VCCIO1 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
|
|
; 46 ; ; ; GNDIO ; gnd ; ; ; -- ; ; -- ; -- ;
|
|
; 47 ; 37 ; 1 ; Dout[3] ; output ; 3.3-V LVCMOS ; ; Column I/O ; Y ; yes ; Off ;
|
|
; 48 ; 38 ; 1 ; nFWE ; input ; 3.3-V LVCMOS ; ; Column I/O ; Y ; yes ; Off ;
|
|
; 49 ; 39 ; 1 ; MAin[0] ; input ; 3.3-V LVCMOS ; ; Column I/O ; Y ; yes ; Off ;
|
|
; 50 ; 40 ; 1 ; MAin[2] ; input ; 3.3-V LVCMOS ; ; Column I/O ; Y ; yes ; Off ;
|
|
; 51 ; 41 ; 1 ; MAin[1] ; input ; 3.3-V LVCMOS ; ; Column I/O ; Y ; yes ; Off ;
|
|
; 52 ; 42 ; 2 ; PHI2 ; input ; 3.3-V LVCMOS ; ; Row I/O ; Y ; yes ; Off ;
|
|
; 53 ; 43 ; 2 ; nCCAS ; input ; 3.3-V LVCMOS ; ; Row I/O ; Y ; yes ; Off ;
|
|
; 54 ; 44 ; 2 ; CROW[0] ; input ; 3.3-V LVCMOS ; ; Row I/O ; Y ; yes ; Off ;
|
|
; 55 ; 45 ; 2 ; CROW[1] ; input ; 3.3-V LVCMOS ; ; Row I/O ; Y ; yes ; Off ;
|
|
; 56 ; 46 ; 2 ; Dout[2] ; output ; 3.3-V LVCMOS ; ; Row I/O ; Y ; yes ; Off ;
|
|
; 57 ; 47 ; 2 ; Dout[1] ; output ; 3.3-V LVCMOS ; ; Row I/O ; Y ; yes ; Off ;
|
|
; 58 ; 48 ; 2 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
|
|
; 59 ; ; 2 ; VCCIO2 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
|
|
; 60 ; ; ; GNDIO ; gnd ; ; ; -- ; ; -- ; -- ;
|
|
; 61 ; 49 ; 2 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
|
|
; 62 ; 50 ; 2 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
|
|
; 63 ; ; ; VCCINT ; power ; ; 2.5V/3.3V ; -- ; ; -- ; -- ;
|
|
; 64 ; 51 ; 2 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
|
|
; 65 ; ; ; GNDINT ; gnd ; ; ; -- ; ; -- ; -- ;
|
|
; 66 ; 52 ; 2 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
|
|
; 67 ; 53 ; 2 ; nCRAS ; input ; 3.3-V LVCMOS ; ; Row I/O ; Y ; yes ; Off ;
|
|
; 68 ; 54 ; 2 ; MAin[7] ; input ; 3.3-V LVCMOS ; ; Row I/O ; Y ; yes ; Off ;
|
|
; 69 ; 55 ; 2 ; MAin[5] ; input ; 3.3-V LVCMOS ; ; Row I/O ; Y ; yes ; Off ;
|
|
; 70 ; 56 ; 2 ; MAin[4] ; input ; 3.3-V LVCMOS ; ; Row I/O ; Y ; yes ; Off ;
|
|
; 71 ; 57 ; 2 ; MAin[3] ; input ; 3.3-V LVCMOS ; ; Row I/O ; Y ; yes ; Off ;
|
|
; 72 ; 58 ; 2 ; MAin[6] ; input ; 3.3-V LVCMOS ; ; Row I/O ; Y ; yes ; Off ;
|
|
; 73 ; 59 ; 2 ; MAin[8] ; input ; 3.3-V LVCMOS ; ; Row I/O ; Y ; yes ; Off ;
|
|
; 74 ; 60 ; 2 ; MAin[9] ; input ; 3.3-V LVCMOS ; ; Row I/O ; Y ; yes ; Off ;
|
|
; 75 ; 61 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
|
; 76 ; 62 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
|
; 77 ; 63 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
|
; 78 ; 64 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
|
; 79 ; ; ; GNDIO ; gnd ; ; ; -- ; ; -- ; -- ;
|
|
; 80 ; ; 2 ; VCCIO2 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
|
|
; 81 ; 65 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
|
; 82 ; 66 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
|
; 83 ; 67 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
|
; 84 ; 68 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
|
; 85 ; 69 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
|
; 86 ; 70 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
|
; 87 ; 71 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
|
; 88 ; 72 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
|
|
; 89 ; 73 ; 2 ; RD[2] ; bidir ; 3.3-V LVCMOS ; ; Column I/O ; Y ; yes ; Off ;
|
|
; 90 ; 74 ; 2 ; RD[1] ; bidir ; 3.3-V LVCMOS ; ; Column I/O ; Y ; yes ; Off ;
|
|
; 91 ; 75 ; 2 ; RD[5] ; bidir ; 3.3-V LVCMOS ; ; Column I/O ; Y ; yes ; Off ;
|
|
; 92 ; 76 ; 2 ; RD[4] ; bidir ; 3.3-V LVCMOS ; ; Column I/O ; Y ; yes ; Off ;
|
|
; 93 ; ; ; GNDIO ; gnd ; ; ; -- ; ; -- ; -- ;
|
|
; 94 ; ; 2 ; VCCIO2 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
|
|
; 95 ; 77 ; 2 ; RD[6] ; bidir ; 3.3-V LVCMOS ; ; Column I/O ; Y ; yes ; Off ;
|
|
; 96 ; 78 ; 2 ; RD[0] ; bidir ; 3.3-V LVCMOS ; ; Column I/O ; Y ; yes ; Off ;
|
|
; 97 ; 79 ; 2 ; RD[7] ; bidir ; 3.3-V LVCMOS ; ; Column I/O ; Y ; yes ; Off ;
|
|
; 98 ; 80 ; 2 ; RDQML ; output ; 3.3-V LVCMOS ; ; Column I/O ; Y ; yes ; Off ;
|
|
; 99 ; 81 ; 2 ; RD[3] ; bidir ; 3.3-V LVCMOS ; ; Column I/O ; Y ; yes ; Off ;
|
|
; 100 ; 82 ; 2 ; nRWE ; output ; 3.3-V LVCMOS ; ; Column I/O ; Y ; yes ; Off ;
|
|
+----------+------------+----------+----------------+--------+--------------+-----------+------------+-----------------+----------+--------------+
|
|
Note: Pin directions (input, output or bidir) are based on device operating in user mode.
|
|
|
|
|
|
+-------------------------------------------------------------+
|
|
; Output Pin Default Load For Reported TCO ;
|
|
+----------------------------+-------+------------------------+
|
|
; I/O Standard ; Load ; Termination Resistance ;
|
|
+----------------------------+-------+------------------------+
|
|
; 3.3-V LVTTL ; 10 pF ; Not Available ;
|
|
; 3.3-V LVCMOS ; 10 pF ; Not Available ;
|
|
; 2.5 V ; 10 pF ; Not Available ;
|
|
; 1.8 V ; 10 pF ; Not Available ;
|
|
; 1.5 V ; 10 pF ; Not Available ;
|
|
; 3.3V Schmitt Trigger Input ; 10 pF ; Not Available ;
|
|
; 2.5V Schmitt Trigger Input ; 10 pF ; Not Available ;
|
|
+----------------------------+-------+------------------------+
|
|
Note: User assignments will override these defaults. The user specified values are listed in the Output Pins and Bidir Pins tables.
|
|
|
|
|
|
+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
|
|
; Fitter Resource Utilization by Entity ;
|
|
+-----------------------------------------------------------+-------------+--------------+------------+------+--------------+--------------+-------------------+------------------+-----------------+------------+------------------------------------------------------------------------+--------------+
|
|
; Compilation Hierarchy Node ; Logic Cells ; LC Registers ; UFM Blocks ; Pins ; Virtual Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Carry Chain LCs ; Packed LCs ; Full Hierarchy Name ; Library Name ;
|
|
+-----------------------------------------------------------+-------------+--------------+------------+------+--------------+--------------+-------------------+------------------+-----------------+------------+------------------------------------------------------------------------+--------------+
|
|
; |RAM4GS ; 170 (170) ; 96 ; 1 ; 62 ; 0 ; 74 (74) ; 21 (21) ; 75 (75) ; 17 (17) ; 6 (6) ; |RAM4GS ; work ;
|
|
; |UFM:UFM_inst| ; 0 (0) ; 0 ; 1 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |RAM4GS|UFM:UFM_inst ; work ;
|
|
; |UFM_altufm_none_1br:UFM_altufm_none_1br_component| ; 0 (0) ; 0 ; 1 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |RAM4GS|UFM:UFM_inst|UFM_altufm_none_1br:UFM_altufm_none_1br_component ; work ;
|
|
+-----------------------------------------------------------+-------------+--------------+------------+------+--------------+--------------+-------------------+------------------+-----------------+------------+------------------------------------------------------------------------+--------------+
|
|
Note: For table entries with two numbers listed, the numbers in parentheses indicate the number of resources of the given type used by the specific entity alone. The numbers listed outside of parentheses indicate the total resources of the given type used by the specific entity and all of its sub-entities in the hierarchy.
|
|
|
|
|
|
+------------------------------------+
|
|
; Delay Chain Summary ;
|
|
+---------+----------+---------------+
|
|
; Name ; Pin Type ; Pad to Core 0 ;
|
|
+---------+----------+---------------+
|
|
; MAin[0] ; Input ; (0) ;
|
|
; MAin[1] ; Input ; (0) ;
|
|
; MAin[2] ; Input ; (0) ;
|
|
; MAin[3] ; Input ; (0) ;
|
|
; MAin[4] ; Input ; (0) ;
|
|
; MAin[5] ; Input ; (0) ;
|
|
; MAin[6] ; Input ; (0) ;
|
|
; MAin[7] ; Input ; (0) ;
|
|
; MAin[8] ; Input ; (0) ;
|
|
; MAin[9] ; Input ; (0) ;
|
|
; CROW[0] ; Input ; (1) ;
|
|
; nCRAS ; Input ; (0) ;
|
|
; CROW[1] ; Input ; (1) ;
|
|
; RCLK ; Input ; (0) ;
|
|
; PHI2 ; Input ; (0) ;
|
|
; Din[6] ; Input ; (1) ;
|
|
; nFWE ; Input ; (1) ;
|
|
; Din[0] ; Input ; (1) ;
|
|
; Din[7] ; Input ; (1) ;
|
|
; Din[1] ; Input ; (1) ;
|
|
; Din[4] ; Input ; (1) ;
|
|
; Din[5] ; Input ; (1) ;
|
|
; Din[2] ; Input ; (1) ;
|
|
; Din[3] ; Input ; (1) ;
|
|
; nCCAS ; Input ; (0) ;
|
|
; Dout[0] ; Output ; -- ;
|
|
; Dout[1] ; Output ; -- ;
|
|
; Dout[2] ; Output ; -- ;
|
|
; Dout[3] ; Output ; -- ;
|
|
; Dout[4] ; Output ; -- ;
|
|
; Dout[5] ; Output ; -- ;
|
|
; Dout[6] ; Output ; -- ;
|
|
; Dout[7] ; Output ; -- ;
|
|
; RBA[0] ; Output ; -- ;
|
|
; RBA[1] ; Output ; -- ;
|
|
; RA[0] ; Output ; -- ;
|
|
; RA[1] ; Output ; -- ;
|
|
; RA[2] ; Output ; -- ;
|
|
; RA[3] ; Output ; -- ;
|
|
; RA[4] ; Output ; -- ;
|
|
; RA[5] ; Output ; -- ;
|
|
; RA[6] ; Output ; -- ;
|
|
; RA[7] ; Output ; -- ;
|
|
; RA[8] ; Output ; -- ;
|
|
; RA[9] ; Output ; -- ;
|
|
; RA[10] ; Output ; -- ;
|
|
; RA[11] ; Output ; -- ;
|
|
; nRCS ; Output ; -- ;
|
|
; RCKE ; Output ; -- ;
|
|
; nRWE ; Output ; -- ;
|
|
; nRRAS ; Output ; -- ;
|
|
; nRCAS ; Output ; -- ;
|
|
; RDQMH ; Output ; -- ;
|
|
; RDQML ; Output ; -- ;
|
|
; RD[0] ; Bidir ; (0) ;
|
|
; RD[1] ; Bidir ; (0) ;
|
|
; RD[2] ; Bidir ; (0) ;
|
|
; RD[3] ; Bidir ; (0) ;
|
|
; RD[4] ; Bidir ; (0) ;
|
|
; RD[5] ; Bidir ; (0) ;
|
|
; RD[6] ; Bidir ; (0) ;
|
|
; RD[7] ; Bidir ; (0) ;
|
|
+---------+----------+---------------+
|
|
|
|
|
|
+---------------------------------------------------------------------------------------------------------------------+
|
|
; Control Signals ;
|
|
+----------------+-------------+---------+-------------------------+--------+----------------------+------------------+
|
|
; Name ; Location ; Fan-Out ; Usage ; Global ; Global Resource Used ; Global Line Name ;
|
|
+----------------+-------------+---------+-------------------------+--------+----------------------+------------------+
|
|
; CmdDRDIn~1 ; LC_X6_Y3_N3 ; 4 ; Clock enable ; no ; -- ; -- ;
|
|
; CmdSubmitted~0 ; LC_X6_Y3_N9 ; 2 ; Clock enable ; no ; -- ; -- ;
|
|
; DRDIn~1 ; LC_X2_Y1_N3 ; 2 ; Clock enable ; no ; -- ; -- ;
|
|
; PHI2 ; PIN_52 ; 21 ; Clock ; yes ; Global Clock ; GCLK3 ;
|
|
; RCLK ; PIN_12 ; 54 ; Clock ; yes ; Global Clock ; GCLK0 ;
|
|
; Ready ; LC_X3_Y2_N1 ; 38 ; Sync. clear, Sync. load ; no ; -- ; -- ;
|
|
; always8~5 ; LC_X5_Y3_N0 ; 3 ; Clock enable ; no ; -- ; -- ;
|
|
; comb~2 ; LC_X4_Y4_N6 ; 8 ; Output enable ; no ; -- ; -- ;
|
|
; nCCAS ; PIN_53 ; 11 ; Clock ; yes ; Global Clock ; GCLK2 ;
|
|
; nCRAS ; PIN_67 ; 15 ; Clock ; yes ; Global Clock ; GCLK1 ;
|
|
+----------------+-------------+---------+-------------------------+--------+----------------------+------------------+
|
|
|
|
|
|
+----------------------------------------------------------------------+
|
|
; Global & Other Fast Signals ;
|
|
+-------+----------+---------+----------------------+------------------+
|
|
; Name ; Location ; Fan-Out ; Global Resource Used ; Global Line Name ;
|
|
+-------+----------+---------+----------------------+------------------+
|
|
; PHI2 ; PIN_52 ; 21 ; Global Clock ; GCLK3 ;
|
|
; RCLK ; PIN_12 ; 54 ; Global Clock ; GCLK0 ;
|
|
; nCCAS ; PIN_53 ; 11 ; Global Clock ; GCLK2 ;
|
|
; nCRAS ; PIN_67 ; 15 ; Global Clock ; GCLK1 ;
|
|
+-------+----------+---------+----------------------+------------------+
|
|
|
|
|
|
+-------------------------------------------------------------------------------------------------------+
|
|
; Non-Global High Fan-Out Signals ;
|
|
+---------------------------------------------------------------------------------------------+---------+
|
|
; Name ; Fan-Out ;
|
|
+---------------------------------------------------------------------------------------------+---------+
|
|
; Ready ; 38 ;
|
|
; nRowColSel ; 13 ;
|
|
; S[1] ; 12 ;
|
|
; S[0] ; 12 ;
|
|
; RASr2 ; 9 ;
|
|
; Din[6] ; 8 ;
|
|
; comb~2 ; 8 ;
|
|
; FS[4] ; 8 ;
|
|
; Din[5] ; 7 ;
|
|
; Din[4] ; 7 ;
|
|
; FS[5] ; 7 ;
|
|
; IS[0]~0 ; 7 ;
|
|
; Din[7] ; 6 ;
|
|
; Din[0] ; 6 ;
|
|
; MAin[1] ; 6 ;
|
|
; FS[6] ; 6 ;
|
|
; always9~1 ; 6 ;
|
|
; IS[0] ; 6 ;
|
|
; Din[3] ; 5 ;
|
|
; Din[2] ; 5 ;
|
|
; MAin[0] ; 5 ;
|
|
; FS[8]~27 ; 5 ;
|
|
; FS[3]~13 ; 5 ;
|
|
; FS[3] ; 5 ;
|
|
; always9~2 ; 5 ;
|
|
; FS[17] ; 5 ;
|
|
; FS[16] ; 5 ;
|
|
; IS[1] ; 5 ;
|
|
; CBR ; 5 ;
|
|
; FWEr ; 5 ;
|
|
; Din[1] ; 4 ;
|
|
; MAin[9] ; 4 ;
|
|
; MAin[7] ; 4 ;
|
|
; MAin[6] ; 4 ;
|
|
; CmdDRDIn~1 ; 4 ;
|
|
; UFMD ; 4 ;
|
|
; FS[13]~21 ; 4 ;
|
|
; CMDWR~2 ; 4 ;
|
|
; UFMReqErase ; 4 ;
|
|
; Equal9~0 ; 4 ;
|
|
; n8MEGEN ; 4 ;
|
|
; IS[3] ; 4 ;
|
|
; IS[2] ; 4 ;
|
|
; InitReady ; 4 ;
|
|
; nFWE ; 3 ;
|
|
; MAin[5] ; 3 ;
|
|
; MAin[4] ; 3 ;
|
|
; MAin[3] ; 3 ;
|
|
; MAin[2] ; 3 ;
|
|
; FS[0] ; 3 ;
|
|
; always8~5 ; 3 ;
|
|
; CMDWR ; 3 ;
|
|
; CmdEnable ; 3 ;
|
|
; always8~4 ; 3 ;
|
|
; always8~2 ; 3 ;
|
|
; Equal0~0 ; 3 ;
|
|
; always9~3 ; 3 ;
|
|
; UFMInitDone ; 3 ;
|
|
; nRCS~3 ; 3 ;
|
|
; RCKE~reg0 ; 3 ;
|
|
; MAin[8] ; 2 ;
|
|
; FS[1] ; 2 ;
|
|
; FS[2] ; 2 ;
|
|
; Equal25~0 ; 2 ;
|
|
; FS[9] ; 2 ;
|
|
; FS[8] ; 2 ;
|
|
; CmdSubmitted~0 ; 2 ;
|
|
; Equal17~0 ; 2 ;
|
|
; CmdDRDIn~0 ; 2 ;
|
|
; XOR8MEG~0 ; 2 ;
|
|
; Equal0~3 ; 2 ;
|
|
; Equal5~1 ; 2 ;
|
|
; FS[15] ; 2 ;
|
|
; FS[14] ; 2 ;
|
|
; FS[13] ; 2 ;
|
|
; FS[12] ; 2 ;
|
|
; FS[11] ; 2 ;
|
|
; FS[10] ; 2 ;
|
|
; Ready~0 ; 2 ;
|
|
; UFMOscEN~0 ; 2 ;
|
|
; C1Submitted ; 2 ;
|
|
; Equal0~1 ; 2 ;
|
|
; always8~0 ; 2 ;
|
|
; CmdUFMErase ; 2 ;
|
|
; CmdUFMPrgm ; 2 ;
|
|
; always9~6 ; 2 ;
|
|
; always9~5 ; 2 ;
|
|
; ARCLK~1 ; 2 ;
|
|
; always9~4 ; 2 ;
|
|
; DRDIn~1 ; 2 ;
|
|
; FS[7] ; 2 ;
|
|
; always9~0 ; 2 ;
|
|
; PHI2r2 ; 2 ;
|
|
; RASr ; 2 ;
|
|
; RCKEEN ; 2 ;
|
|
; CASr2 ; 2 ;
|
|
; nRRAS~0 ; 2 ;
|
|
; nRCS~1 ; 2 ;
|
|
; nRCS~0 ; 2 ;
|
|
; XOR8MEG ; 2 ;
|
|
; RA10~0 ; 2 ;
|
|
; nRowColSel~0 ; 2 ;
|
|
; UFMOscEN ; 2 ;
|
|
; UFMErase ; 2 ;
|
|
; UFMProgram ; 2 ;
|
|
; ARShift ; 2 ;
|
|
; ARCLK ; 2 ;
|
|
; DRShift ; 2 ;
|
|
; UFM:UFM_inst|UFM_altufm_none_1br:UFM_altufm_none_1br_component|wire_maxii_ufm_block1_drdout ; 2 ;
|
|
; UFMProgram~_wirecell ; 1 ;
|
|
; UFMOscEN~_wirecell ; 1 ;
|
|
; UFMErase~_wirecell ; 1 ;
|
|
; RD[7]~7 ; 1 ;
|
|
; RD[6]~6 ; 1 ;
|
|
; RD[5]~5 ; 1 ;
|
|
; RD[4]~4 ; 1 ;
|
|
; RD[3]~3 ; 1 ;
|
|
; RD[2]~2 ; 1 ;
|
|
; RD[1]~1 ; 1 ;
|
|
; RD[0]~0 ; 1 ;
|
|
; CROW[1] ; 1 ;
|
|
; CROW[0] ; 1 ;
|
|
; CmdEnable~1 ; 1 ;
|
|
; CmdEnable~0 ; 1 ;
|
|
; UFMD~1 ; 1 ;
|
|
; FS[1]~33COUT1_50 ; 1 ;
|
|
; FS[1]~33 ; 1 ;
|
|
; UFMD~0 ; 1 ;
|
|
; UFMReqErase~0 ; 1 ;
|
|
; FS[2]~31COUT1_52 ; 1 ;
|
|
; FS[2]~31 ; 1 ;
|
|
; FS[9]~29COUT1_62 ; 1 ;
|
|
; FS[9]~29 ; 1 ;
|
|
; UFMInitDone~0 ; 1 ;
|
|
; PHI2r ; 1 ;
|
|
; RCKEEN~2 ; 1 ;
|
|
; RCKEEN~1 ; 1 ;
|
|
; RCKEEN~0 ; 1 ;
|
|
; CASr ; 1 ;
|
|
; Equal16~0 ; 1 ;
|
|
; n8MEGEN~0 ; 1 ;
|
|
; Cmdn8MEGEN ; 1 ;
|
|
; IS[0]~3 ; 1 ;
|
|
; FS[15]~25COUT1_72 ; 1 ;
|
|
; FS[15]~25 ; 1 ;
|
|
; FS[14]~23COUT1_70 ; 1 ;
|
|
; FS[14]~23 ; 1 ;
|
|
; Equal5~0 ; 1 ;
|
|
; FS[12]~19COUT1_68 ; 1 ;
|
|
; FS[12]~19 ; 1 ;
|
|
; FS[11]~17COUT1_66 ; 1 ;
|
|
; FS[11]~17 ; 1 ;
|
|
; FS[10]~15COUT1_64 ; 1 ;
|
|
; FS[10]~15 ; 1 ;
|
|
; Ready~1 ; 1 ;
|
|
; WRD[7] ; 1 ;
|
|
; WRD[6] ; 1 ;
|
|
; WRD[5] ; 1 ;
|
|
; WRD[4] ; 1 ;
|
|
; WRD[3] ; 1 ;
|
|
; WRD[2] ; 1 ;
|
|
; WRD[1] ; 1 ;
|
|
; WRD[0] ; 1 ;
|
|
; ADSubmitted ; 1 ;
|
|
; always8~3 ; 1 ;
|
|
; Equal0~2 ; 1 ;
|
|
; always8~1 ; 1 ;
|
|
; Equal1~0 ; 1 ;
|
|
; CMDWR~1 ; 1 ;
|
|
; Bank[7] ; 1 ;
|
|
; Bank[6] ; 1 ;
|
|
; Bank[5] ; 1 ;
|
|
; CMDWR~0 ; 1 ;
|
|
; Bank[2] ; 1 ;
|
|
; Bank[3] ; 1 ;
|
|
; Bank[1] ; 1 ;
|
|
; ARShift~0 ; 1 ;
|
|
; ARCLK~3 ; 1 ;
|
|
; ARCLK~2 ; 1 ;
|
|
; ARCLK~0 ; 1 ;
|
|
; CmdDRCLK ; 1 ;
|
|
; DRCLK~0 ; 1 ;
|
|
; FS[6]~11COUT1_58 ; 1 ;
|
|
; FS[6]~11 ; 1 ;
|
|
; FS[7]~9COUT1_60 ; 1 ;
|
|
; FS[7]~9 ; 1 ;
|
|
; FS[16]~5COUT1_74 ; 1 ;
|
|
; FS[16]~5 ; 1 ;
|
|
; FS[4]~3COUT1_54 ; 1 ;
|
|
; FS[4]~3 ; 1 ;
|
|
; FS[5]~1COUT1_56 ; 1 ;
|
|
; FS[5]~1 ; 1 ;
|
|
; CmdSubmitted ; 1 ;
|
|
; CmdDRDIn ; 1 ;
|
|
; nRCAS~1 ; 1 ;
|
|
; nRCAS~0 ; 1 ;
|
|
; nRWE~0 ; 1 ;
|
|
; RASr3 ; 1 ;
|
|
; nRCS~4 ; 1 ;
|
|
; nRCS~2 ; 1 ;
|
|
; nRowColSel~1 ; 1 ;
|
|
; DRCLK ; 1 ;
|
|
; DRDIn ; 1 ;
|
|
; comb~1 ; 1 ;
|
|
; comb~0 ; 1 ;
|
|
; nRCAS~reg0 ; 1 ;
|
|
; nRRAS~reg0 ; 1 ;
|
|
; nRWE~reg0 ; 1 ;
|
|
; nRCS~reg0 ; 1 ;
|
|
; RA11 ; 1 ;
|
|
; RA10 ; 1 ;
|
|
; RA~9 ; 1 ;
|
|
; RowA[9] ; 1 ;
|
|
; RA~8 ; 1 ;
|
|
; RowA[8] ; 1 ;
|
|
; RA~7 ; 1 ;
|
|
; RowA[7] ; 1 ;
|
|
; RA~6 ; 1 ;
|
|
; RowA[6] ; 1 ;
|
|
; RA~5 ; 1 ;
|
|
; RowA[5] ; 1 ;
|
|
; RA~4 ; 1 ;
|
|
; RowA[4] ; 1 ;
|
|
; RA~3 ; 1 ;
|
|
; RowA[3] ; 1 ;
|
|
; RA~2 ; 1 ;
|
|
; RowA[2] ; 1 ;
|
|
; RA~1 ; 1 ;
|
|
; RowA[1] ; 1 ;
|
|
; RA~0 ; 1 ;
|
|
; RowA[0] ; 1 ;
|
|
; RBA[1]~reg0 ; 1 ;
|
|
; RBA[0]~reg0 ; 1 ;
|
|
+---------------------------------------------------------------------------------------------+---------+
|
|
|
|
|
|
+--------------------------------------------------+
|
|
; Other Routing Usage Summary ;
|
|
+-----------------------------+--------------------+
|
|
; Other Routing Resource Type ; Usage ;
|
|
+-----------------------------+--------------------+
|
|
; C4s ; 152 / 784 ( 19 % ) ;
|
|
; Direct links ; 45 / 888 ( 5 % ) ;
|
|
; Global clocks ; 4 / 4 ( 100 % ) ;
|
|
; LAB clocks ; 15 / 32 ( 47 % ) ;
|
|
; LUT chains ; 22 / 216 ( 10 % ) ;
|
|
; Local interconnects ; 270 / 888 ( 30 % ) ;
|
|
; R4s ; 155 / 704 ( 22 % ) ;
|
|
+-----------------------------+--------------------+
|
|
|
|
|
|
+---------------------------------------------------------------------------+
|
|
; LAB Logic Elements ;
|
|
+--------------------------------------------+------------------------------+
|
|
; Number of Logic Elements (Average = 7.73) ; Number of LABs (Total = 22) ;
|
|
+--------------------------------------------+------------------------------+
|
|
; 1 ; 0 ;
|
|
; 2 ; 2 ;
|
|
; 3 ; 2 ;
|
|
; 4 ; 2 ;
|
|
; 5 ; 0 ;
|
|
; 6 ; 1 ;
|
|
; 7 ; 0 ;
|
|
; 8 ; 2 ;
|
|
; 9 ; 0 ;
|
|
; 10 ; 13 ;
|
|
+--------------------------------------------+------------------------------+
|
|
|
|
|
|
+-------------------------------------------------------------------+
|
|
; LAB-wide Signals ;
|
|
+------------------------------------+------------------------------+
|
|
; LAB-wide Signals (Average = 1.18) ; Number of LABs (Total = 22) ;
|
|
+------------------------------------+------------------------------+
|
|
; 1 Clock ; 14 ;
|
|
; 1 Clock enable ; 2 ;
|
|
; 1 Sync. clear ; 3 ;
|
|
; 1 Sync. load ; 1 ;
|
|
; 2 Clocks ; 6 ;
|
|
+------------------------------------+------------------------------+
|
|
|
|
|
|
+----------------------------------------------------------------------------+
|
|
; LAB Signals Sourced ;
|
|
+---------------------------------------------+------------------------------+
|
|
; Number of Signals Sourced (Average = 7.91) ; Number of LABs (Total = 22) ;
|
|
+---------------------------------------------+------------------------------+
|
|
; 0 ; 0 ;
|
|
; 1 ; 0 ;
|
|
; 2 ; 2 ;
|
|
; 3 ; 2 ;
|
|
; 4 ; 2 ;
|
|
; 5 ; 0 ;
|
|
; 6 ; 1 ;
|
|
; 7 ; 0 ;
|
|
; 8 ; 1 ;
|
|
; 9 ; 1 ;
|
|
; 10 ; 11 ;
|
|
; 11 ; 1 ;
|
|
; 12 ; 1 ;
|
|
+---------------------------------------------+------------------------------+
|
|
|
|
|
|
+--------------------------------------------------------------------------------+
|
|
; LAB Signals Sourced Out ;
|
|
+-------------------------------------------------+------------------------------+
|
|
; Number of Signals Sourced Out (Average = 5.73) ; Number of LABs (Total = 22) ;
|
|
+-------------------------------------------------+------------------------------+
|
|
; 0 ; 0 ;
|
|
; 1 ; 2 ;
|
|
; 2 ; 2 ;
|
|
; 3 ; 3 ;
|
|
; 4 ; 2 ;
|
|
; 5 ; 0 ;
|
|
; 6 ; 4 ;
|
|
; 7 ; 2 ;
|
|
; 8 ; 1 ;
|
|
; 9 ; 3 ;
|
|
; 10 ; 3 ;
|
|
+-------------------------------------------------+------------------------------+
|
|
|
|
|
|
+-----------------------------------------------------------------------------+
|
|
; LAB Distinct Inputs ;
|
|
+----------------------------------------------+------------------------------+
|
|
; Number of Distinct Inputs (Average = 10.18) ; Number of LABs (Total = 22) ;
|
|
+----------------------------------------------+------------------------------+
|
|
; 0 ; 0 ;
|
|
; 1 ; 0 ;
|
|
; 2 ; 0 ;
|
|
; 3 ; 2 ;
|
|
; 4 ; 1 ;
|
|
; 5 ; 1 ;
|
|
; 6 ; 0 ;
|
|
; 7 ; 1 ;
|
|
; 8 ; 2 ;
|
|
; 9 ; 4 ;
|
|
; 10 ; 1 ;
|
|
; 11 ; 1 ;
|
|
; 12 ; 2 ;
|
|
; 13 ; 3 ;
|
|
; 14 ; 1 ;
|
|
; 15 ; 0 ;
|
|
; 16 ; 1 ;
|
|
; 17 ; 1 ;
|
|
; 18 ; 0 ;
|
|
; 19 ; 1 ;
|
|
+----------------------------------------------+------------------------------+
|
|
|
|
|
|
+-------------------------------------------------------------------------+
|
|
; Fitter Device Options ;
|
|
+----------------------------------------------+--------------------------+
|
|
; Option ; Setting ;
|
|
+----------------------------------------------+--------------------------+
|
|
; Enable user-supplied start-up clock (CLKUSR) ; Off ;
|
|
; Enable device-wide reset (DEV_CLRn) ; Off ;
|
|
; Enable device-wide output enable (DEV_OE) ; Off ;
|
|
; Enable INIT_DONE output ; Off ;
|
|
; Configuration scheme ; Passive Serial ;
|
|
; Reserve all unused pins ; As output driving ground ;
|
|
; Base pin-out file on sameframe device ; Off ;
|
|
+----------------------------------------------+--------------------------+
|
|
|
|
|
|
+------------------------------------------------------------+
|
|
; Estimated Delay Added for Hold Timing Summary ;
|
|
+-----------------+----------------------+-------------------+
|
|
; Source Clock(s) ; Destination Clock(s) ; Delay Added in ns ;
|
|
+-----------------+----------------------+-------------------+
|
|
; I/O ; nCRAS ; 1.3 ;
|
|
; I/O ; RCLK ; 1.2 ;
|
|
+-----------------+----------------------+-------------------+
|
|
Note: For more information on problematic transfers, consider running the Fitter again with the Optimize hold timing option (Settings Menu) turned off.
|
|
This will disable optimization of problematic paths and expose them for further analysis using either the TimeQuest Timing Analyzer or the Classic Timing Analyzer.
|
|
|
|
|
|
+------------------------------------------------------------+
|
|
; Estimated Delay Added for Hold Timing Details ;
|
|
+-----------------+----------------------+-------------------+
|
|
; Source Register ; Destination Register ; Delay Added in ns ;
|
|
+-----------------+----------------------+-------------------+
|
|
; nCCAS ; CBR ; 1.303 ;
|
|
; PHI2 ; PHI2r ; 0.610 ;
|
|
; nCRAS ; RASr ; 0.301 ;
|
|
+-----------------+----------------------+-------------------+
|
|
Note: This table only shows the top 3 path(s) that have the largest delay added for hold.
|
|
|
|
|
|
+-----------------+
|
|
; Fitter Messages ;
|
|
+-----------------+
|
|
Info (20030): Parallel compilation is enabled and will use 2 of the 2 processors detected
|
|
Info (119006): Selected device EPM240T100C5 for design "RAM4GS"
|
|
Info (21077): Low junction temperature is 0 degrees C
|
|
Info (21077): High junction temperature is 85 degrees C
|
|
Info (171004): Fitter is performing a Standard Fit compilation using maximum Fitter effort to optimize design performance
|
|
Warning (292013): Feature LogicLock is only available with a valid subscription license. You can purchase a software subscription to gain full access to this feature.
|
|
Info (176444): Device migration not selected. If you intend to use device migration later, you may need to change the pin assignments as they may be incompatible with other devices
|
|
Info (176445): Device EPM240T100I5 is compatible
|
|
Info (176445): Device EPM240T100A5 is compatible
|
|
Info (176445): Device EPM570T100C5 is compatible
|
|
Info (176445): Device EPM570T100I5 is compatible
|
|
Info (176445): Device EPM570T100A5 is compatible
|
|
Info (332104): Reading SDC File: 'constraints.sdc'
|
|
Info (332144): No user constrained base clocks found in the design
|
|
Info (332128): Timing requirements not specified -- optimizing circuit to achieve the following default global requirements
|
|
Info (332127): Assuming a default timing requirement
|
|
Info (332111): Found 6 clocks
|
|
Info (332111): Period Clock Name
|
|
Info (332111): ======== ============
|
|
Info (332111): 1.000 ARCLK
|
|
Info (332111): 1.000 DRCLK
|
|
Info (332111): 1.000 nCCAS
|
|
Info (332111): 1.000 nCRAS
|
|
Info (332111): 1.000 PHI2
|
|
Info (332111): 1.000 RCLK
|
|
Info (186079): Completed User Assigned Global Signals Promotion Operation
|
|
Info (186215): Automatically promoted signal "RCLK" to use Global clock in PIN 12
|
|
Info (186216): Automatically promoted some destinations of signal "PHI2" to use Global clock
|
|
Info (186217): Destination "PHI2r" may be non-global or may not use global clock
|
|
Info (186228): Pin "PHI2" drives global clock, but is not placed in a dedicated clock pin position
|
|
Info (186216): Automatically promoted some destinations of signal "nCRAS" to use Global clock
|
|
Info (186217): Destination "RASr" may be non-global or may not use global clock
|
|
Info (186228): Pin "nCRAS" drives global clock, but is not placed in a dedicated clock pin position
|
|
Info (186216): Automatically promoted some destinations of signal "nCCAS" to use Global clock
|
|
Info (186217): Destination "CBR" may be non-global or may not use global clock
|
|
Info (186217): Destination "comb~2" may be non-global or may not use global clock
|
|
Info (186217): Destination "CASr" may be non-global or may not use global clock
|
|
Info (186228): Pin "nCCAS" drives global clock, but is not placed in a dedicated clock pin position
|
|
Info (186079): Completed Auto Global Promotion Operation
|
|
Info (176234): Starting register packing
|
|
Info (186391): Fitter is using Normal packing mode for logic elements with Auto setting for Auto Packed Registers logic option
|
|
Info (186468): Started processing fast register assignments
|
|
Info (186469): Finished processing fast register assignments
|
|
Info (176235): Finished register packing
|
|
Info (171121): Fitter preparation operations ending: elapsed time is 00:00:00
|
|
Info (170189): Fitter placement preparation operations beginning
|
|
Info (170190): Fitter placement preparation operations ending: elapsed time is 00:00:00
|
|
Info (170191): Fitter placement operations beginning
|
|
Info (170137): Fitter placement was successful
|
|
Info (170192): Fitter placement operations ending: elapsed time is 00:00:01
|
|
Info (170193): Fitter routing operations beginning
|
|
Info (170195): Router estimated average interconnect usage is 20% of the available device resources
|
|
Info (170196): Router estimated peak interconnect usage is 20% of the available device resources in the region that extends from location X0_Y0 to location X8_Y5
|
|
Info (170194): Fitter routing operations ending: elapsed time is 00:00:01
|
|
Info (11888): Total time spent on timing analysis during the Fitter is 0.53 seconds.
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Info (11218): Fitter post-fit operations ending: elapsed time is 00:00:00
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Warning (169174): The Reserve All Unused Pins setting has not been specified, and will default to 'As output driving ground'.
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Info (144001): Generated suppressed messages file /Repos/RAM4GS/cpld/output_files/RAM4GS.fit.smsg
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Info: Quartus II 32-bit Fitter was successful. 0 errors, 2 warnings
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Info: Peak virtual memory: 376 megabytes
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Info: Processing ended: Thu Jul 23 02:20:50 2020
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Info: Elapsed time: 00:00:08
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Info: Total CPU time (on all processors): 00:00:08
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; Fitter Suppressed Messages ;
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The suppressed messages can be found in /Repos/RAM4GS/cpld/output_files/RAM4GS.fit.smsg.
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