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VHDL
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VHDL
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x"371",x"371",x"371",x"371",x"371",x"381",x"3B0",x"3FF" -- 0x0FF8
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);
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begin
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p_rom : process
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begin
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wait until rising_edge(CLK);
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DATA <= ROM(to_integer(unsigned(ADDR)))(9 downto 0);
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end process;
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end RTL;
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