forked from Apple-2-HW/AppleIISd
Reset inited on card remove
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freitz85
parent
04e26f32da
commit
9c3b1c33ff
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vendored
6
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vendored
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@ -171,3 +171,9 @@ VHDL/*.lfp
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1667
VHDL/AppleIISd.jed
Normal file
1667
VHDL/AppleIISd.jed
Normal file
File diff suppressed because it is too large
Load Diff
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@ -1,829 +0,0 @@
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AUTO_TS_P2F:FROM:nrw:TO:frx.CE:1
|
||||
AUTO_TS_P2F:FROM:ndev_sel:TO:ier.CLKF:1
|
||||
AUTO_TS_P2F:FROM:nreset:TO:ier.RSTF:1
|
||||
AUTO_TS_P2F:FROM:addr<1>:TO:ier.CE:1
|
||||
AUTO_TS_P2F:FROM:addr<0>:TO:ier.CE:1
|
||||
AUTO_TS_P2F:FROM:nrw:TO:ier.CE:1
|
||||
AUTO_TS_P2F:FROM:ndev_sel:TO:slaveinten.CLKF:1
|
||||
AUTO_TS_P2F:FROM:nreset:TO:slaveinten.RSTF:1
|
||||
AUTO_TS_P2F:FROM:addr<1>:TO:slaveinten.CE:1
|
||||
AUTO_TS_P2F:FROM:addr<0>:TO:slaveinten.CE:1
|
||||
AUTO_TS_P2F:FROM:nrw:TO:slaveinten.CE:1
|
||||
AUTO_TS_P2F:FROM:nreset:TO:spidatain<0>.RSTF:1
|
||||
AUTO_TS_P2F:FROM:nreset:TO:spidatain<1>.RSTF:1
|
||||
AUTO_TS_P2F:FROM:nreset:TO:spidatain<2>.RSTF:1
|
||||
AUTO_TS_P2F:FROM:nreset:TO:spidatain<3>.RSTF:1
|
||||
AUTO_TS_P2F:FROM:nreset:TO:spidatain<4>.RSTF:1
|
||||
AUTO_TS_P2F:FROM:nreset:TO:spidatain<5>.RSTF:1
|
||||
AUTO_TS_P2F:FROM:nreset:TO:spidatain<6>.RSTF:1
|
||||
AUTO_TS_P2F:FROM:ndev_sel:TO:tmo.CLKF:1
|
||||
AUTO_TS_P2F:FROM:nreset:TO:tmo.RSTF:1
|
||||
AUTO_TS_P2F:FROM:addr<1>:TO:tmo.CE:1
|
||||
AUTO_TS_P2F:FROM:addr<0>:TO:tmo.CE:1
|
||||
AUTO_TS_P2F:FROM:nrw:TO:tmo.CE:1
|
||||
AUTO_TS_P2F:FROM:ndev_sel:TO:divisor<0>.CLKF:1
|
||||
AUTO_TS_P2F:FROM:nreset:TO:divisor<0>.RSTF:1
|
||||
AUTO_TS_P2F:FROM:addr<1>:TO:divisor<0>.CE:1
|
||||
AUTO_TS_P2F:FROM:addr<0>:TO:divisor<0>.CE:1
|
||||
AUTO_TS_P2F:FROM:nrw:TO:divisor<0>.CE:1
|
||||
AUTO_TS_P2F:FROM:ndev_sel:TO:divisor<1>.CLKF:1
|
||||
AUTO_TS_P2F:FROM:nreset:TO:divisor<1>.RSTF:1
|
||||
AUTO_TS_P2F:FROM:addr<1>:TO:divisor<1>.CE:1
|
||||
AUTO_TS_P2F:FROM:addr<0>:TO:divisor<1>.CE:1
|
||||
AUTO_TS_P2F:FROM:nrw:TO:divisor<1>.CE:1
|
||||
AUTO_TS_P2F:FROM:ndev_sel:TO:divisor<2>.CLKF:1
|
||||
AUTO_TS_P2F:FROM:nreset:TO:divisor<2>.RSTF:1
|
||||
AUTO_TS_P2F:FROM:addr<1>:TO:divisor<2>.CE:1
|
||||
AUTO_TS_P2F:FROM:addr<0>:TO:divisor<2>.CE:1
|
||||
AUTO_TS_P2F:FROM:nrw:TO:divisor<2>.CE:1
|
||||
AUTO_TS_P2F:FROM:ndev_sel:TO:inited_int.CLKF:1
|
||||
AUTO_TS_P2F:FROM:nreset:TO:inited_int.RSTF:1
|
||||
AUTO_TS_P2F:FROM:addr<1>:TO:inited_int.CE:1
|
||||
AUTO_TS_P2F:FROM:addr<0>:TO:inited_int.CE:1
|
||||
AUTO_TS_P2F:FROM:nrw:TO:inited_int.CE:1
|
||||
AUTO_TS_P2F:FROM:nreset:TO:spidatain<7>.RSTF:1
|
||||
AUTO_TS_P2F:FROM:ndev_sel:TO:spidataout<0>.CLKF:1
|
||||
AUTO_TS_P2F:FROM:nreset:TO:spidataout<0>.SETF:1
|
||||
AUTO_TS_P2F:FROM:addr<1>:TO:spidataout<0>.CE:1
|
||||
AUTO_TS_P2F:FROM:addr<0>:TO:spidataout<0>.CE:1
|
||||
AUTO_TS_P2F:FROM:nrw:TO:spidataout<0>.CE:1
|
||||
AUTO_TS_P2F:FROM:ndev_sel:TO:spidataout<1>.CLKF:1
|
||||
AUTO_TS_P2F:FROM:nreset:TO:spidataout<1>.SETF:1
|
||||
AUTO_TS_P2F:FROM:addr<1>:TO:spidataout<1>.CE:1
|
||||
AUTO_TS_P2F:FROM:addr<0>:TO:spidataout<1>.CE:1
|
||||
AUTO_TS_P2F:FROM:nrw:TO:spidataout<1>.CE:1
|
||||
AUTO_TS_P2F:FROM:ndev_sel:TO:spidataout<2>.CLKF:1
|
||||
AUTO_TS_P2F:FROM:nreset:TO:spidataout<2>.SETF:1
|
||||
AUTO_TS_P2F:FROM:addr<1>:TO:spidataout<2>.CE:1
|
||||
AUTO_TS_P2F:FROM:addr<0>:TO:spidataout<2>.CE:1
|
||||
AUTO_TS_P2F:FROM:nrw:TO:spidataout<2>.CE:1
|
||||
AUTO_TS_P2F:FROM:ndev_sel:TO:spidataout<3>.CLKF:1
|
||||
AUTO_TS_P2F:FROM:nreset:TO:spidataout<3>.SETF:1
|
||||
AUTO_TS_P2F:FROM:addr<1>:TO:spidataout<3>.CE:1
|
||||
AUTO_TS_P2F:FROM:addr<0>:TO:spidataout<3>.CE:1
|
||||
AUTO_TS_P2F:FROM:nrw:TO:spidataout<3>.CE:1
|
||||
AUTO_TS_P2F:FROM:ndev_sel:TO:spidataout<4>.CLKF:1
|
||||
AUTO_TS_P2F:FROM:nreset:TO:spidataout<4>.SETF:1
|
||||
AUTO_TS_P2F:FROM:addr<1>:TO:spidataout<4>.CE:1
|
||||
AUTO_TS_P2F:FROM:addr<0>:TO:spidataout<4>.CE:1
|
||||
AUTO_TS_P2F:FROM:nrw:TO:spidataout<4>.CE:1
|
||||
AUTO_TS_P2F:FROM:ndev_sel:TO:spidataout<5>.CLKF:1
|
||||
AUTO_TS_P2F:FROM:nreset:TO:spidataout<5>.SETF:1
|
||||
AUTO_TS_P2F:FROM:addr<1>:TO:spidataout<5>.CE:1
|
||||
AUTO_TS_P2F:FROM:addr<0>:TO:spidataout<5>.CE:1
|
||||
AUTO_TS_P2F:FROM:nrw:TO:spidataout<5>.CE:1
|
||||
AUTO_TS_P2F:FROM:ndev_sel:TO:spidataout<6>.CLKF:1
|
||||
AUTO_TS_P2F:FROM:nreset:TO:spidataout<6>.SETF:1
|
||||
AUTO_TS_P2F:FROM:addr<1>:TO:spidataout<6>.CE:1
|
||||
AUTO_TS_P2F:FROM:addr<0>:TO:spidataout<6>.CE:1
|
||||
AUTO_TS_P2F:FROM:nrw:TO:spidataout<6>.CE:1
|
||||
AUTO_TS_P2F:FROM:ndev_sel:TO:spidataout<7>.CLKF:1
|
||||
AUTO_TS_P2F:FROM:nreset:TO:spidataout<7>.SETF:1
|
||||
AUTO_TS_P2F:FROM:addr<1>:TO:spidataout<7>.CE:1
|
||||
AUTO_TS_P2F:FROM:addr<0>:TO:spidataout<7>.CE:1
|
||||
AUTO_TS_P2F:FROM:nrw:TO:spidataout<7>.CE:1
|
||||
AUTO_TS_P2F:FROM:nreset:TO:shiftcnt<3>.RSTF:1
|
||||
AUTO_TS_P2F:FROM:nreset:TO:shiftcnt<2>.RSTF:1
|
||||
AUTO_TS_P2F:FROM:nreset:TO:shiftcnt<0>.RSTF:1
|
||||
AUTO_TS_P2F:FROM:nreset:TO:shiftcnt<1>.RSTF:1
|
||||
AUTO_TS_P2F:FROM:nreset:TO:shiftdone.RSTF:1
|
||||
AUTO_TS_P2F:FROM:ndev_sel:TO:start_shifting.CLKF:1
|
||||
AUTO_TS_P2F:FROM:ndev_sel:TO:tc.CLKF:1
|
||||
AUTO_TS_P2F:FROM:addr<1>:TO:tc.CE:1
|
||||
AUTO_TS_P2F:FROM:addr<0>:TO:tc.CE:1
|
||||
AUTO_TS_P2F:FROM:a9:TO:add_dec/XLXN_47.D:1
|
||||
AUTO_TS_P2F:FROM:a8:TO:add_dec/XLXN_47.D:1
|
||||
AUTO_TS_P2F:FROM:a10:TO:add_dec/XLXN_47.D:1
|
||||
AUTO_TS_P2F:FROM:nio_stb:TO:add_dec/XLXN_47.D:1
|
||||
AUTO_TS_P2F:FROM:extclk:TO:add_dec/XLXN_47.CLKF:1
|
||||
|
|
@ -32,38 +32,37 @@
|
|||
library IEEE;
|
||||
use IEEE.STD_LOGIC_1164.ALL;
|
||||
use IEEE.STD_LOGIC_UNSIGNED.ALL;
|
||||
--use AddressDecoder.ALL;
|
||||
|
||||
|
||||
entity AppleIISd is
|
||||
Port (
|
||||
data : inout STD_LOGIC_VECTOR (7 downto 0);
|
||||
nrw : in STD_LOGIC;
|
||||
nirq : out STD_LOGIC;
|
||||
nreset : in STD_LOGIC;
|
||||
addr : in STD_LOGIC_VECTOR (1 downto 0);
|
||||
nphi2 : in STD_LOGIC;
|
||||
ndev_sel : in STD_LOGIC;
|
||||
extclk : in STD_LOGIC;
|
||||
spi_miso: in std_logic;
|
||||
spi_mosi : out STD_LOGIC;
|
||||
spi_sclk : out STD_LOGIC;
|
||||
spi_Nsel : out STD_LOGIC;
|
||||
wp : in STD_LOGIC;
|
||||
card : in STD_LOGIC;
|
||||
led : out STD_LOGIC;
|
||||
data : inout STD_LOGIC_VECTOR (7 downto 0);
|
||||
nrw : in STD_LOGIC;
|
||||
nirq : out STD_LOGIC;
|
||||
nreset : in STD_LOGIC;
|
||||
addr : in STD_LOGIC_VECTOR (1 downto 0);
|
||||
nphi2 : in STD_LOGIC;
|
||||
ndev_sel : in STD_LOGIC;
|
||||
extclk : in STD_LOGIC;
|
||||
spi_miso: in std_logic;
|
||||
spi_mosi : out STD_LOGIC;
|
||||
spi_sclk : out STD_LOGIC;
|
||||
spi_Nsel : out STD_LOGIC;
|
||||
wp : in STD_LOGIC;
|
||||
card : in STD_LOGIC;
|
||||
led : out STD_LOGIC;
|
||||
|
||||
a8 : in std_logic;
|
||||
a9 : in std_logic;
|
||||
a10 : in std_logic;
|
||||
nio_sel : in std_logic;
|
||||
nio_stb : in std_logic;
|
||||
b8 : out std_logic;
|
||||
b9 : out std_logic;
|
||||
b10 : out std_logic;
|
||||
noe : out std_logic;
|
||||
ng : out std_logic
|
||||
);
|
||||
a8 : in std_logic;
|
||||
a9 : in std_logic;
|
||||
a10 : in std_logic;
|
||||
nio_sel : in std_logic;
|
||||
nio_stb : in std_logic;
|
||||
b8 : out std_logic;
|
||||
b9 : out std_logic;
|
||||
b10 : out std_logic;
|
||||
noe : out std_logic;
|
||||
ng : out std_logic
|
||||
);
|
||||
|
||||
constant DIV_WIDTH : integer := 3;
|
||||
|
||||
|
|
@ -89,7 +88,10 @@ architecture Behavioral of AppleIISd is
|
|||
signal spidataout: std_logic_vector (7 downto 0);
|
||||
signal spiint: std_logic; -- spi interrupt state
|
||||
signal inited: std_logic; -- card initialized
|
||||
signal inited_set: std_logic;
|
||||
signal inited_reset: std_logic;
|
||||
signal inited_int: std_logic;
|
||||
signal inited_intff: std_logic;
|
||||
|
||||
-- spi register flags
|
||||
signal tc: std_logic; -- transmission complete; cleared on spi data read
|
||||
|
|
@ -117,46 +119,62 @@ architecture Behavioral of AppleIISd is
|
|||
|
||||
-- spi clock
|
||||
signal clksrc: std_logic; -- clock source (phi2 or extclk)
|
||||
-- TODO divcnt is not used at all??
|
||||
-- TODO divcnt is not used at all??
|
||||
signal divcnt: std_logic_vector(DIV_WIDTH-1 downto 0); -- divisor counter
|
||||
signal shiftclk : std_logic;
|
||||
|
||||
component AddressDecoder
|
||||
port (
|
||||
A8 : in std_logic;
|
||||
A9 : in std_logic;
|
||||
A10 : in std_logic;
|
||||
CLK : in std_logic;
|
||||
NDEV_SEL : in std_logic;
|
||||
NIO_SEL : in std_logic;
|
||||
NIO_STB : in std_logic;
|
||||
B8 : out std_logic;
|
||||
B9 : out std_logic;
|
||||
B10 : out std_logic;
|
||||
NOE : out std_logic
|
||||
);
|
||||
port (
|
||||
A8 : in std_logic;
|
||||
A9 : in std_logic;
|
||||
A10 : in std_logic;
|
||||
CLK : in std_logic;
|
||||
NDEV_SEL : in std_logic;
|
||||
NIO_SEL : in std_logic;
|
||||
NIO_STB : in std_logic;
|
||||
B8 : out std_logic;
|
||||
B9 : out std_logic;
|
||||
B10 : out std_logic;
|
||||
NOE : out std_logic
|
||||
);
|
||||
end component;
|
||||
|
||||
component SR_Latch
|
||||
port (
|
||||
S,R : in std_logic;
|
||||
Q, Q_n : inout std_logic;
|
||||
Reset : in std_logic;
|
||||
Clk : in std_logic
|
||||
);
|
||||
end component;
|
||||
|
||||
begin
|
||||
add_dec : AddressDecoder
|
||||
port map (
|
||||
A8=>a8,
|
||||
A9=>a9,
|
||||
A10=>a10,
|
||||
CLK=>extclk,
|
||||
NDEV_SEL=>ndev_sel,
|
||||
NIO_SEL=>nio_sel,
|
||||
NIO_STB=>nio_stb,
|
||||
B8=>b8,
|
||||
B9=>b9,
|
||||
B10=>b10,
|
||||
NOE=>noe
|
||||
);
|
||||
port map (
|
||||
A8 => a8,
|
||||
A9 => a9,
|
||||
A10 => a10,
|
||||
CLK => extclk,
|
||||
NDEV_SEL => ndev_sel,
|
||||
NIO_SEL => nio_sel,
|
||||
NIO_STB => nio_stb,
|
||||
B8 => b8,
|
||||
B9 => b9,
|
||||
B10 => b10,
|
||||
NOE => noe);
|
||||
|
||||
sr_inited : SR_Latch
|
||||
port map (
|
||||
S => inited_set,
|
||||
R => inited_reset,
|
||||
Q => inited,
|
||||
Q_n => open,
|
||||
Reset => reset,
|
||||
Clk => extclk);
|
||||
|
||||
|
||||
led <= not (bsy or not slavesel);
|
||||
ng <= ndev_sel and nio_sel and nio_stb;
|
||||
inited <= inited_int and not card;
|
||||
inited_reset <= card;
|
||||
bsy <= start_shifting or shifting2;
|
||||
|
||||
process(start_shifting, shiftdone, shiftclk)
|
||||
|
|
@ -232,7 +250,7 @@ begin
|
|||
when "101" => int_mosi <= spidataout(2);
|
||||
when "110" => int_mosi <= spidataout(1);
|
||||
when "111" => int_mosi <= spidataout(0);
|
||||
when others => int_mosi <= '1';
|
||||
when others => int_mosi <= '1';
|
||||
end case;
|
||||
int_sclk <= cpol xor cpha xor shiftcnt(0);
|
||||
end if;
|
||||
|
|
@ -302,12 +320,27 @@ begin
|
|||
if (shiftdone = '1') then
|
||||
tc <= '1';
|
||||
elsif (falling_edge(selected) and addr="00") then
|
||||
tc <= '0';
|
||||
tc <= '0';
|
||||
end if;
|
||||
end process;
|
||||
|
||||
spiint <= tc and ier;
|
||||
|
||||
|
||||
-- inited_set pulse
|
||||
process(extclk, reset)
|
||||
begin
|
||||
if(reset = '1') then
|
||||
inited_set <= '0';
|
||||
elsif falling_edge(extclk) then
|
||||
inited_intff <= inited_int; -- one cycle delayed version
|
||||
inited_set <= '0'; -- default value
|
||||
if (inited_int = '1') and (inited_intff = '0') then
|
||||
inited_set <= '1';
|
||||
end if;
|
||||
end if;
|
||||
end process;
|
||||
|
||||
--------------------------
|
||||
-- cpu register section
|
||||
-- cpu read
|
||||
|
|
@ -338,8 +371,8 @@ begin
|
|||
int_dout(5) <= wp;
|
||||
int_dout(6) <= card;
|
||||
int_dout(7) <= inited;
|
||||
when others =>
|
||||
int_dout <= (others => '0');
|
||||
when others =>
|
||||
int_dout <= (others => '0');
|
||||
end case;
|
||||
else
|
||||
int_dout <= (others => '0');
|
||||
|
|
@ -347,7 +380,7 @@ begin
|
|||
end process;
|
||||
|
||||
-- cpu write
|
||||
cpu_write: process(reset, selected, nrw, addr, int_din, inited)
|
||||
cpu_write: process(reset, selected, nrw, addr, int_din)
|
||||
begin
|
||||
if (reset = '1') then
|
||||
cpha <= '0';
|
||||
|
|
@ -358,7 +391,6 @@ begin
|
|||
ier <= '0';
|
||||
slavesel <= '1';
|
||||
slaveinten <= '0';
|
||||
inited_int <= '0';
|
||||
divisor <= (others => '0');
|
||||
spidataout <= (others => '1');
|
||||
elsif (falling_edge(selected) and nrw = '0') then
|
||||
|
|
@ -380,7 +412,7 @@ begin
|
|||
slavesel <= int_din(0);
|
||||
slaveinten <= int_din(4);
|
||||
inited_int <= int_din(7);
|
||||
when others =>
|
||||
when others =>
|
||||
end case;
|
||||
end if;
|
||||
end process;
|
||||
|
|
|
|||
|
|
@ -17,15 +17,19 @@
|
|||
<files>
|
||||
<file xil_pn:name="AppleIISd.vhd" xil_pn:type="FILE_VHDL">
|
||||
<association xil_pn:name="BehavioralSimulation" xil_pn:seqID="1"/>
|
||||
<association xil_pn:name="Implementation" xil_pn:seqID="2"/>
|
||||
<association xil_pn:name="Implementation" xil_pn:seqID="3"/>
|
||||
</file>
|
||||
<file xil_pn:name="AddressDecoder.sch" xil_pn:type="FILE_SCHEMATIC">
|
||||
<association xil_pn:name="BehavioralSimulation" xil_pn:seqID="2"/>
|
||||
<association xil_pn:name="Implementation" xil_pn:seqID="1"/>
|
||||
<association xil_pn:name="Implementation" xil_pn:seqID="2"/>
|
||||
</file>
|
||||
<file xil_pn:name="AppleIISd.ucf" xil_pn:type="FILE_UCF">
|
||||
<association xil_pn:name="Implementation" xil_pn:seqID="0"/>
|
||||
</file>
|
||||
<file xil_pn:name="sr_latch.vhd" xil_pn:type="FILE_VHDL">
|
||||
<association xil_pn:name="BehavioralSimulation" xil_pn:seqID="40"/>
|
||||
<association xil_pn:name="Implementation" xil_pn:seqID="1"/>
|
||||
</file>
|
||||
</files>
|
||||
|
||||
<properties>
|
||||
|
|
@ -55,7 +59,6 @@
|
|||
<property xil_pn:name="Device" xil_pn:value="xc9572xl" xil_pn:valueState="non-default"/>
|
||||
<property xil_pn:name="Device Family" xil_pn:value="XC9500XL CPLDs" xil_pn:valueState="non-default"/>
|
||||
<property xil_pn:name="Do Not Escape Signal and Instance Names in Netlist" xil_pn:value="false" xil_pn:valueState="default"/>
|
||||
<property xil_pn:name="Enable Hardware Co-Simulation" xil_pn:value="false" xil_pn:valueState="default"/>
|
||||
<property xil_pn:name="Enable Message Filtering" xil_pn:value="false" xil_pn:valueState="default"/>
|
||||
<property xil_pn:name="Equivalent Register Removal XST" xil_pn:value="true" xil_pn:valueState="default"/>
|
||||
<property xil_pn:name="Exhaustive Fit Mode" xil_pn:value="false" xil_pn:valueState="default"/>
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55
VHDL/sr_latch.vhd
Normal file
55
VHDL/sr_latch.vhd
Normal file
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@ -0,0 +1,55 @@
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-- Company:
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-- Engineer:
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-- Create Date: 22:26:04 09/09/2017
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-- Design Name:
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-- Module Name: sr_latch - Behavioral
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-- Project Name:
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-- Target Devices:
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-- Tool versions:
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-- Description:
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-- Dependencies:
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-- Revision:
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-- Revision 0.01 - File Created
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-- Additional Comments:
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library IEEE;
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use IEEE.STD_LOGIC_1164.ALL;
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-- Uncomment the following library declaration if using
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-- arithmetic functions with Signed or Unsigned values
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||||
--use IEEE.NUMERIC_STD.ALL;
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||||
-- Uncomment the following library declaration if instantiating
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-- any Xilinx primitives in this code.
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||||
--library UNISIM;
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||||
--use UNISIM.VComponents.all;
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||||
entity SR_Latch is
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Port ( S,R : in STD_LOGIC;
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Q : inout STD_LOGIC;
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Q_n : inout STD_LOGIC;
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||||
Reset : in STD_LOGIC;
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||||
Clk : in STD_LOGIC);
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||||
end SR_Latch;
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||||
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||||
architecture SR_Latch_arch of SR_Latch is
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begin
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||||
process (S,R,Q,Q_n, Reset, Clk)
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||||
begin
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if(rising_edge(Clk)) then
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||||
if(Reset = '1') then
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Q <= '0';
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||||
Q_n <= '1';
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||||
else
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||||
Q <= R NOR Q_n;
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||||
Q_n <= S NOR Q;
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||||
end if;
|
||||
end if;
|
||||
end process;
|
||||
end SR_Latch_arch;
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||||
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