-- Copyright (C) 1991-2013 Altera Corporation -- Your use of Altera Corporation's design tools, logic functions -- and other software and tools, and its AMPP partner logic -- functions, and any output files from any of the foregoing -- (including device programming or simulation files), and any -- associated documentation or information are expressly subject -- to the terms and conditions of the Altera Program License -- Subscription Agreement, Altera MegaCore Function License -- Agreement, or other applicable license agreement, including, -- without limitation, that your use is for the sole purpose of -- programming logic devices manufactured by Altera and sold by -- Altera or its authorized distributors. Please refer to the -- applicable agreement for further details. -- -- This is a Quartus II output file. It is for reporting purposes only, and is -- not intended for use as a Quartus II input file. This file cannot be used -- to make Quartus II pin assignments - for instructions on how to make pin -- assignments, please see Quartus II help. --------------------------------------------------------------------------------- --------------------------------------------------------------------------------- -- NC : No Connect. This pin has no internal connection to the device. -- DNU : Do Not Use. This pin MUST NOT be connected. -- VCCINT : Dedicated power pin, which MUST be connected to VCC (2.5V/3.3V). -- VCCIO : Dedicated power pin, which MUST be connected to VCC -- of its bank. -- Bank 1: 3.3V -- Bank 2: 3.3V -- GND : Dedicated ground pin. Dedicated GND pins MUST be connected to GND. -- It can also be used to report unused dedicated pins. The connection -- on the board for unused dedicated pins depends on whether this will -- be used in a future design. One example is device migration. When -- using device migration, refer to the device pin-tables. If it is a -- GND pin in the pin table or if it will not be used in a future design -- for another purpose the it MUST be connected to GND. If it is an unused -- dedicated pin, then it can be connected to a valid signal on the board -- (low, high, or toggling) if that signal is required for a different -- revision of the design. -- GND+ : Unused input pin. It can also be used to report unused dual-purpose pins. -- This pin should be connected to GND. It may also be connected to a -- valid signal on the board (low, high, or toggling) if that signal -- is required for a different revision of the design. -- GND* : Unused I/O pin. Connect each pin marked GND* directly to GND -- or leave it unconnected. -- RESERVED : Unused I/O pin, which MUST be left unconnected. -- RESERVED_INPUT : Pin is tri-stated and should be connected to the board. -- RESERVED_INPUT_WITH_WEAK_PULLUP : Pin is tri-stated with internal weak pull-up resistor. -- RESERVED_INPUT_WITH_BUS_HOLD : Pin is tri-stated with bus-hold circuitry. -- RESERVED_OUTPUT_DRIVEN_HIGH : Pin is output driven high. --------------------------------------------------------------------------------- --------------------------------------------------------------------------------- -- Pin directions (input, output or bidir) are based on device operating in user mode. --------------------------------------------------------------------------------- Quartus II 64-Bit Version 13.0.1 Build 232 06/12/2013 Service Pack 1 SJ Web Edition CHIP "GR8RAM" ASSIGNED TO AN: EPM240T100C5 Pin Name/Usage : Location : Dir. : I/O Standard : Voltage : I/O Bank : User Assignment ------------------------------------------------------------------------------------------------------------- RA[4] : 1 : input : 3.3-V LVTTL : : 2 : Y RA[5] : 2 : input : 3.3-V LVTTL : : 1 : Y RA[6] : 3 : input : 3.3-V LVTTL : : 1 : Y RA[3] : 4 : input : 3.3-V LVTTL : : 1 : Y nFCS : 5 : output : 3.3-V LVTTL : : 1 : Y RA[7] : 6 : input : 3.3-V LVTTL : : 1 : Y RA[8] : 7 : input : 3.3-V LVTTL : : 1 : Y RA[9] : 8 : input : 3.3-V LVTTL : : 1 : Y VCCIO1 : 9 : power : : 3.3V : 1 : GNDIO : 10 : gnd : : : : GNDINT : 11 : gnd : : : : FCK : 12 : output : 3.3-V LVTTL : : 1 : Y VCCINT : 13 : power : : 2.5V/3.3V : : RA[10] : 14 : input : 3.3-V LVTTL : : 1 : Y MOSI : 15 : bidir : 3.3-V LVTTL : : 1 : Y MISO : 16 : input : 3.3-V LVTTL : : 1 : Y RDdir : 17 : output : 3.3-V LVTTL : : 1 : Y DMAout : 18 : output : 3.3-V LVTTL : : 1 : Y RAdir : 19 : output : 3.3-V LVTTL : : 1 : Y INTout : 20 : output : 3.3-V LVTTL : : 1 : Y nDMAout : 21 : output : 3.3-V LVTTL : : 1 : Y TMS : 22 : input : : : 1 : TDI : 23 : input : : : 1 : TCK : 24 : input : : : 1 : TDO : 25 : output : : : 1 : nNMIout : 26 : output : 3.3-V LVTTL : : 1 : Y nINHout : 27 : output : 3.3-V LVTTL : : 1 : Y nRDYout : 28 : output : 3.3-V LVTTL : : 1 : Y nIRQout : 29 : output : 3.3-V LVTTL : : 1 : Y nRESout : 30 : output : 3.3-V LVTTL : : 1 : Y VCCIO1 : 31 : power : : 3.3V : 1 : GNDIO : 32 : gnd : : : : RWout : 33 : output : 3.3-V LVTTL : : 1 : Y RA[11] : 34 : input : 3.3-V LVTTL : : 1 : Y RA[12] : 35 : input : 3.3-V LVTTL : : 1 : Y RA[13] : 36 : input : 3.3-V LVTTL : : 1 : Y RA[14] : 37 : input : 3.3-V LVTTL : : 1 : Y RA[15] : 38 : input : 3.3-V LVTTL : : 1 : Y nIOSEL : 39 : input : 3.3V Schmitt Trigger Input : : 1 : Y nDEVSEL : 40 : input : 3.3V Schmitt Trigger Input : : 1 : Y PHI0 : 41 : input : 3.3V Schmitt Trigger Input : : 1 : Y nIOSTRB : 42 : input : 3.3V Schmitt Trigger Input : : 1 : Y nWE : 43 : input : 3.3V Schmitt Trigger Input : : 1 : Y nRES : 44 : input : 3.3V Schmitt Trigger Input : : 1 : Y VCCIO1 : 45 : power : : 3.3V : 1 : GNDIO : 46 : gnd : : : : SD[1] : 47 : bidir : 3.3-V LVTTL : : 1 : Y DMAin : 48 : input : 3.3-V LVTTL : : 1 : Y INTin : 49 : input : 3.3-V LVTTL : : 1 : Y SD[0] : 50 : bidir : 3.3-V LVTTL : : 1 : Y SD[4] : 51 : bidir : 3.3-V LVTTL : : 1 : Y SD[5] : 52 : bidir : 3.3-V LVTTL : : 2 : Y SD[6] : 53 : bidir : 3.3-V LVTTL : : 2 : Y SD[7] : 54 : bidir : 3.3-V LVTTL : : 2 : Y SD[3] : 55 : bidir : 3.3-V LVTTL : : 2 : Y SD[2] : 56 : bidir : 3.3-V LVTTL : : 2 : Y DQMH : 57 : output : 3.3-V LVTTL : : 2 : Y nSWE : 58 : output : 3.3-V LVTTL : : 2 : Y VCCIO2 : 59 : power : : 3.3V : 2 : GNDIO : 60 : gnd : : : : nCAS : 61 : output : 3.3-V LVTTL : : 2 : Y nRAS : 62 : output : 3.3-V LVTTL : : 2 : Y VCCINT : 63 : power : : 2.5V/3.3V : : C25M : 64 : input : 3.3-V LVTTL : : 2 : Y GNDINT : 65 : gnd : : : : RCKE : 66 : output : 3.3-V LVTTL : : 2 : Y nRCS : 67 : output : 3.3-V LVTTL : : 2 : Y SA[12] : 68 : output : 3.3-V LVTTL : : 2 : Y SBA[0] : 69 : output : 3.3-V LVTTL : : 2 : Y SA[11] : 70 : output : 3.3-V LVTTL : : 2 : Y SBA[1] : 71 : output : 3.3-V LVTTL : : 2 : Y SA[9] : 72 : output : 3.3-V LVTTL : : 2 : Y SA[10] : 73 : output : 3.3-V LVTTL : : 2 : Y SA[8] : 74 : output : 3.3-V LVTTL : : 2 : Y SA[0] : 75 : output : 3.3-V LVTTL : : 2 : Y SA[4] : 76 : output : 3.3-V LVTTL : : 2 : Y SA[6] : 77 : output : 3.3-V LVTTL : : 2 : Y SA[7] : 78 : output : 3.3-V LVTTL : : 2 : Y GNDIO : 79 : gnd : : : : VCCIO2 : 80 : power : : 3.3V : 2 : SA[1] : 81 : output : 3.3-V LVTTL : : 2 : Y SA[2] : 82 : output : 3.3-V LVTTL : : 2 : Y SA[5] : 83 : output : 3.3-V LVTTL : : 2 : Y SA[3] : 84 : output : 3.3-V LVTTL : : 2 : Y DQML : 85 : output : 3.3-V LVTTL : : 2 : Y RD[0] : 86 : bidir : 3.3-V LVTTL : : 2 : Y RD[1] : 87 : bidir : 3.3-V LVTTL : : 2 : Y RD[2] : 88 : bidir : 3.3-V LVTTL : : 2 : Y RD[3] : 89 : bidir : 3.3-V LVTTL : : 2 : Y RD[4] : 90 : bidir : 3.3-V LVTTL : : 2 : Y RD[5] : 91 : bidir : 3.3-V LVTTL : : 2 : Y RD[6] : 92 : bidir : 3.3-V LVTTL : : 2 : Y GNDIO : 93 : gnd : : : : VCCIO2 : 94 : power : : 3.3V : 2 : SetFW[1] : 95 : input : 3.3V Schmitt Trigger Input : : 2 : Y SetFW[0] : 96 : input : 3.3V Schmitt Trigger Input : : 2 : Y RA[2] : 97 : input : 3.3-V LVTTL : : 2 : Y RA[1] : 98 : input : 3.3-V LVTTL : : 2 : Y RD[7] : 99 : bidir : 3.3-V LVTTL : : 2 : Y RA[0] : 100 : input : 3.3-V LVTTL : : 2 : Y