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R600/SI: Add assembler support for all CI and VI VOP2 instructions
git-svn-id: https://llvm.org/svn/llvm-project/llvm/trunk@238211 91177308-0d34-0410-b5e6-96231b3b80d8
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Tom Stellard
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75775939fa
commit
8352b74577
@ -1034,12 +1034,16 @@ class VOPProfile <list<ValueType> _ArgVT> {
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field string Asm64 = getAsm64<NumSrcArgs, HasModifiers>.ret;
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}
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// FIXME: I think these F16 profiles will need to use f16 types in order
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// FIXME: I think these F16/I16 profiles will need to use f16/i16 types in order
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// for the instruction patterns to work.
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||||
def VOP_F16_F16 : VOPProfile <[f32, f32, untyped, untyped]>;
|
||||
def VOP_F16_I16 : VOPProfile <[f32, i32, untyped, untyped]>;
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||||
def VOP_I16_F16 : VOPProfile <[i32, f32, untyped, untyped]>;
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||||
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||||
def VOP_F16_F16_F16 : VOPProfile <[f32, f32, f32, untyped]>;
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||||
def VOP_F16_F16_I16 : VOPProfile <[f32, f32, i32, untyped]>;
|
||||
def VOP_I16_I16_I16 : VOPProfile <[i32, i32, i32, untyped]>;
|
||||
|
||||
def VOP_F32_F32 : VOPProfile <[f32, f32, untyped, untyped]>;
|
||||
def VOP_F32_F64 : VOPProfile <[f32, f64, untyped, untyped]>;
|
||||
def VOP_F32_I32 : VOPProfile <[f32, i32, untyped, untyped]>;
|
||||
@ -1533,12 +1537,16 @@ let isCodeGenOnly = 0 in {
|
||||
def _si : VOP2Common <VOP_MADK.Outs, VOP_MADK.Ins,
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!strconcat(opName, VOP_MADK.Asm), []>,
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||||
SIMCInstr <opName#"_e32", SISubtarget.SI>,
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||||
VOP2_MADKe <op.SI>;
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||||
VOP2_MADKe <op.SI> {
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||||
let AssemblerPredicates = [isSICI];
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||||
}
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||||
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||||
def _vi : VOP2Common <VOP_MADK.Outs, VOP_MADK.Ins,
|
||||
!strconcat(opName, VOP_MADK.Asm), []>,
|
||||
SIMCInstr <opName#"_e32", SISubtarget.VI>,
|
||||
VOP2_MADKe <op.VI>;
|
||||
VOP2_MADKe <op.VI> {
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||||
let AssemblerPredicates = [isVI];
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||||
}
|
||||
} // End isCodeGenOnly = 0
|
||||
}
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||||
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||||
@ -3424,4 +3424,12 @@ def : Pat <
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def : SHA256MaPattern <V_BFI_B32, V_XOR_B32_e64>;
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||||
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||||
//============================================================================//
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||||
// Assembler aliases
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//============================================================================//
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||||
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||||
def : MnemonicAlias<"v_add_u32", "v_add_i32">;
|
||||
def : MnemonicAlias<"v_sub_u32", "v_sub_i32">;
|
||||
def : MnemonicAlias<"v_subrev_u32", "v_subrev_i32">;
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||||
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||||
} // End isGCN predicate
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||||
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||||
@ -38,6 +38,57 @@ defm V_FRACT_F16 : VOP1Inst <vop1<0, 0x48>, "v_fract_f16", VOP_F16_F16>;
|
||||
defm V_SIN_F16 : VOP1Inst <vop1<0, 0x49>, "v_sin_f16", VOP_F16_F16>;
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||||
defm V_COS_F16 : VOP1Inst <vop1<0, 0x4a>, "v_cos_f16", VOP_F16_F16>;
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//===----------------------------------------------------------------------===//
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||||
// VOP2 Instructions
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//===----------------------------------------------------------------------===//
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let isCommutable = 1 in {
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||||
defm V_ADD_F16 : VOP2Inst <vop2<0, 0x1f>, "v_add_f16", VOP_F16_F16_F16>;
|
||||
defm V_SUB_F16 : VOP2Inst <vop2<0, 0x20>, "v_sub_f16", VOP_F16_F16_F16>;
|
||||
defm V_SUBREV_F16 : VOP2Inst <vop2<0, 0x21>, "v_subrev_f16", VOP_F16_F16_F16,
|
||||
null_frag, "v_sub_f16"
|
||||
>;
|
||||
defm V_MUL_F16 : VOP2Inst <vop2<0, 0x22>, "v_mul_f16", VOP_F16_F16_F16>;
|
||||
defm V_MAC_F16 : VOP2Inst <vop2<0, 0x23>, "v_mac_f16", VOP_F16_F16_F16>;
|
||||
} // End isCommutable = 1
|
||||
defm V_MADMK_F16 : VOP2MADK <vop2<0,0x24>, "v_madmk_f16">;
|
||||
let isCommutable = 1 in {
|
||||
defm V_MADAK_F16 : VOP2MADK <vop2<0,0x25>, "v_madak_f16">;
|
||||
defm V_ADD_U16 : VOP2Inst <vop2<0,0x26>, "v_add_u16", VOP_I16_I16_I16>;
|
||||
defm V_SUB_U16 : VOP2Inst <vop2<0,0x27>, "v_sub_u16" , VOP_I16_I16_I16>;
|
||||
defm V_SUBREV_U16 : VOP2Inst <vop2<0,0x28>, "v_subrev_u16", VOP_I16_I16_I16>;
|
||||
defm V_MUL_LO_U16 : VOP2Inst <vop2<0,0x29>, "v_mul_lo_u16", VOP_I16_I16_I16>;
|
||||
} // End isCommutable = 1
|
||||
defm V_LSHLREV_B16 : VOP2Inst <vop2<0,0x2a>, "v_lshlrev_b16", VOP_I16_I16_I16>;
|
||||
defm V_LSHRREV_B16 : VOP2Inst <vop2<0,0x2b>, "v_lshrrev_b16", VOP_I16_I16_I16>;
|
||||
defm V_ASHRREV_B16 : VOP2Inst <vop2<0,0x2c>, "v_ashrrev_b16", VOP_I16_I16_I16>;
|
||||
let isCommutable = 1 in {
|
||||
defm V_MAX_F16 : VOP2Inst <vop2<0,0x2d>, "v_max_f16", VOP_F16_F16_F16>;
|
||||
defm V_MIN_F16 : VOP2Inst <vop2<0,0x2e>, "v_min_f16", VOP_F16_F16_F16>;
|
||||
defm V_MAX_U16 : VOP2Inst <vop2<0,0x2f>, "v_max_u16", VOP_I16_I16_I16>;
|
||||
defm V_MAX_I16 : VOP2Inst <vop2<0,0x30>, "v_max_i16", VOP_I16_I16_I16>;
|
||||
defm V_MIN_U16 : VOP2Inst <vop2<0,0x31>, "v_min_u16", VOP_I16_I16_I16>;
|
||||
defm V_MIN_I16 : VOP2Inst <vop2<0,0x32>, "v_min_i16", VOP_I16_I16_I16>;
|
||||
} // End isCommutable = 1
|
||||
defm V_LDEXP_F16 : VOP2Inst <vop2<0,0x33>, "v_ldexp_f16", VOP_F16_F16_I16>;
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||||
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||||
// Aliases to simplify matching of floating-pint instructions that are VOP2 on
|
||||
// SI and VOP3 on VI.
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||||
class SI2_VI3Alias <string name, Instruction inst> : InstAlias <
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||||
name#" $dst, $src0, $src1",
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||||
(inst VGPR_32:$dst, 0, VCSrc_32:$src0, 0, VCSrc_32:$src1, 0, 0)
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||||
>, PredicateControl {
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||||
let UseInstAsmMatchConverter = 0;
|
||||
}
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||||
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||||
def : SI2_VI3Alias <"v_ldexp_f32", V_LDEXP_F32_e64_vi>;
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||||
def : SI2_VI3Alias <"v_cvt_pkaccum_u8_f32", V_CVT_PKACCUM_U8_F32_e64_vi>;
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||||
def : SI2_VI3Alias <"v_cvt_pknorm_i16_f32", V_CVT_PKNORM_I16_F32_e64_vi>;
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||||
def : SI2_VI3Alias <"v_cvt_pknorm_u16_f32", V_CVT_PKNORM_U16_F32_e64_vi>;
|
||||
def : SI2_VI3Alias <"v_cvt_pkrtz_f16_f32", V_CVT_PKRTZ_F16_F32_e64_vi>;
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||||
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||||
} // End SIAssemblerPredicate = DisableInst, SubtargetPredicate = isVI
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||||
//===----------------------------------------------------------------------===//
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||||
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||||
@ -1,5 +1,12 @@
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||||
// RUN: llvm-mc -arch=amdgcn -show-encoding %s | FileCheck %s
|
||||
// RUN: llvm-mc -arch=amdgcn -mcpu=SI -show-encoding %s | FileCheck %s
|
||||
// RUN: not llvm-mc -arch=amdgcn -show-encoding %s | FileCheck %s --check-prefix=GCN --check-prefix=SICI
|
||||
// RUN: not llvm-mc -arch=amdgcn -mcpu=SI -show-encoding %s | FileCheck %s --check-prefix=GCN --check-prefix=SICI
|
||||
// RUN: not llvm-mc -arch=amdgcn -mcpu=bonaire -show-encoding %s | FileCheck %s --check-prefix=GCN --check-prefix=SICI
|
||||
// RUN: not llvm-mc -arch=amdgcn -mcpu=tonga -show-encoding %s | FileCheck %s --check-prefix=GCN --check-prefix=CIVI --check-prefix=VI
|
||||
|
||||
// RUN: not llvm-mc -arch=amdgcn -show-encoding %s 2>&1 | FileCheck %s --check-prefix=NOSICI
|
||||
// RUN: not llvm-mc -arch=amdgcn -mcpu=SI -show-encoding %s 2>&1 | FileCheck %s --check-prefix=NOSICI
|
||||
// RUN: not llvm-mc -arch=amdgcn -mcpu=bonaire -show-encoding %s 2>&1 | FileCheck %s --check-prefix=NOSICI
|
||||
// RUN: not llvm-mc -arch=amdgcn -mcpu=tonga -show-encoding %s 2>&1 | FileCheck %s -check-prefix=NOVI
|
||||
|
||||
//===----------------------------------------------------------------------===//
|
||||
// Generic Checks for floating-point instructions (These have modifiers).
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||||
@ -8,23 +15,23 @@
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||||
// TODO: 64-bit encoding of instructions with modifiers
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||||
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||||
// _e32 suffix
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||||
// CHECK: v_add_f32_e32 v1, v2, v3 ; encoding: [0x02,0x07,0x02,0x06]
|
||||
// SICI: v_add_f32_e32 v1, v2, v3 ; encoding: [0x02,0x07,0x02,0x06]
|
||||
v_add_f32_e32 v1, v2, v3
|
||||
|
||||
// src0 inline immediate
|
||||
// CHECK: v_add_f32_e32 v1, 1.0, v3 ; encoding: [0xf2,0x06,0x02,0x06]
|
||||
// SICI: v_add_f32_e32 v1, 1.0, v3 ; encoding: [0xf2,0x06,0x02,0x06]
|
||||
v_add_f32 v1, 1.0, v3
|
||||
|
||||
// src0 negative inline immediate
|
||||
// CHECK: v_add_f32_e32 v1, -1.0, v3 ; encoding: [0xf3,0x06,0x02,0x06]
|
||||
// SICI: v_add_f32_e32 v1, -1.0, v3 ; encoding: [0xf3,0x06,0x02,0x06]
|
||||
v_add_f32 v1, -1.0, v3
|
||||
|
||||
// src0 literal
|
||||
// CHECK: v_add_f32_e32 v1, 0x42c80000, v3 ; encoding: [0xff,0x06,0x02,0x06,0x00,0x00,0xc8,0x42]
|
||||
// SICI: v_add_f32_e32 v1, 0x42c80000, v3 ; encoding: [0xff,0x06,0x02,0x06,0x00,0x00,0xc8,0x42]
|
||||
v_add_f32 v1, 100.0, v3
|
||||
|
||||
// src0 negative literal
|
||||
// CHECK: v_add_f32_e32 v1, 0xc2c80000, v3 ; encoding: [0xff,0x06,0x02,0x06,0x00,0x00,0xc8,0xc2]
|
||||
// SICI: v_add_f32_e32 v1, 0xc2c80000, v3 ; encoding: [0xff,0x06,0x02,0x06,0x00,0x00,0xc8,0xc2]
|
||||
v_add_f32 v1, -100.0, v3
|
||||
|
||||
//===----------------------------------------------------------------------===//
|
||||
@ -32,35 +39,35 @@ v_add_f32 v1, -100.0, v3
|
||||
//===----------------------------------------------------------------------===//
|
||||
|
||||
// _e32 suffix
|
||||
// CHECK: v_mul_i32_i24_e32 v1, v2, v3 ; encoding: [0x02,0x07,0x02,0x12]
|
||||
// SICI: v_mul_i32_i24_e32 v1, v2, v3 ; encoding: [0x02,0x07,0x02,0x12]
|
||||
v_mul_i32_i24_e32 v1, v2, v3
|
||||
|
||||
// _e64 suffix
|
||||
// CHECK: v_mul_i32_i24_e64 v1, v2, v3 ; encoding: [0x01,0x00,0x12,0xd2,0x02,0x07,0x02,0x00]
|
||||
// SICI: v_mul_i32_i24_e64 v1, v2, v3 ; encoding: [0x01,0x00,0x12,0xd2,0x02,0x07,0x02,0x00]
|
||||
v_mul_i32_i24_e64 v1, v2, v3
|
||||
|
||||
// src0 inline
|
||||
// CHECK: v_mul_i32_i24_e32 v1, 3, v3 ; encoding: [0x83,0x06,0x02,0x12]
|
||||
// SICI: v_mul_i32_i24_e32 v1, 3, v3 ; encoding: [0x83,0x06,0x02,0x12]
|
||||
v_mul_i32_i24 v1, 3, v3
|
||||
|
||||
// src0 negative inline
|
||||
// CHECK: v_mul_i32_i24_e32 v1, -3, v3 ; encoding: [0xc3,0x06,0x02,0x12]
|
||||
// SICI: v_mul_i32_i24_e32 v1, -3, v3 ; encoding: [0xc3,0x06,0x02,0x12]
|
||||
v_mul_i32_i24 v1, -3, v3
|
||||
|
||||
// src1 inline
|
||||
// CHECK: v_mul_i32_i24_e64 v1, v2, 3 ; encoding: [0x01,0x00,0x12,0xd2,0x02,0x07,0x01,0x00]
|
||||
// SICI: v_mul_i32_i24_e64 v1, v2, 3 ; encoding: [0x01,0x00,0x12,0xd2,0x02,0x07,0x01,0x00]
|
||||
v_mul_i32_i24 v1, v2, 3
|
||||
|
||||
// src1 negative inline
|
||||
// CHECK: v_mul_i32_i24_e64 v1, v2, -3 ; encoding: [0x01,0x00,0x12,0xd2,0x02,0x87,0x01,0x00]
|
||||
// SICI: v_mul_i32_i24_e64 v1, v2, -3 ; encoding: [0x01,0x00,0x12,0xd2,0x02,0x87,0x01,0x00]
|
||||
v_mul_i32_i24 v1, v2, -3
|
||||
|
||||
// src0 literal
|
||||
// CHECK: v_mul_i32_i24_e32 v1, 0x64, v3 ; encoding: [0xff,0x06,0x02,0x12,0x64,0x00,0x00,0x00]
|
||||
// SICI: v_mul_i32_i24_e32 v1, 0x64, v3 ; encoding: [0xff,0x06,0x02,0x12,0x64,0x00,0x00,0x00]
|
||||
v_mul_i32_i24 v1, 100, v3
|
||||
|
||||
// src1 negative literal
|
||||
// CHECK: v_mul_i32_i24_e32 v1, 0xffffff9c, v3 ; encoding: [0xff,0x06,0x02,0x12,0x9c,0xff,0xff,0xff]
|
||||
// SICI: v_mul_i32_i24_e32 v1, 0xffffff9c, v3 ; encoding: [0xff,0x06,0x02,0x12,0x9c,0xff,0xff,0xff]
|
||||
v_mul_i32_i24 v1, -100, v3
|
||||
|
||||
//===----------------------------------------------------------------------===//
|
||||
@ -68,175 +75,347 @@ v_mul_i32_i24 v1, -100, v3
|
||||
//===----------------------------------------------------------------------===//
|
||||
|
||||
// src0 sgpr
|
||||
// CHECK: v_mul_i32_i24_e32 v1, s2, v3 ; encoding: [0x02,0x06,0x02,0x12]
|
||||
// SICI: v_mul_i32_i24_e32 v1, s2, v3 ; encoding: [0x02,0x06,0x02,0x12]
|
||||
v_mul_i32_i24 v1, s2, v3
|
||||
|
||||
// src1 sgpr
|
||||
// CHECK: v_mul_i32_i24_e64 v1, v2, s3 ; encoding: [0x01,0x00,0x12,0xd2,0x02,0x07,0x00,0x00]
|
||||
// SICI: v_mul_i32_i24_e64 v1, v2, s3 ; encoding: [0x01,0x00,0x12,0xd2,0x02,0x07,0x00,0x00]
|
||||
v_mul_i32_i24 v1, v2, s3
|
||||
|
||||
// src0, src1 same sgpr
|
||||
// CHECK: v_mul_i32_i24_e64 v1, s2, s2 ; encoding: [0x01,0x00,0x12,0xd2,0x02,0x04,0x00,0x00]
|
||||
// SICI: v_mul_i32_i24_e64 v1, s2, s2 ; encoding: [0x01,0x00,0x12,0xd2,0x02,0x04,0x00,0x00]
|
||||
v_mul_i32_i24 v1, s2, s2
|
||||
|
||||
// src0 sgpr, src1 inline
|
||||
// CHECK: v_mul_i32_i24_e64 v1, s2, 3 ; encoding: [0x01,0x00,0x12,0xd2,0x02,0x06,0x01,0x00]
|
||||
// SICI: v_mul_i32_i24_e64 v1, s2, 3 ; encoding: [0x01,0x00,0x12,0xd2,0x02,0x06,0x01,0x00]
|
||||
v_mul_i32_i24 v1, s2, 3
|
||||
|
||||
// src0 inline src1 sgpr
|
||||
// CHECK: v_mul_i32_i24_e64 v1, 3, s3 ; encoding: [0x01,0x00,0x12,0xd2,0x83,0x06,0x00,0x00]
|
||||
// SICI: v_mul_i32_i24_e64 v1, 3, s3 ; encoding: [0x01,0x00,0x12,0xd2,0x83,0x06,0x00,0x00]
|
||||
v_mul_i32_i24 v1, 3, s3
|
||||
|
||||
//===----------------------------------------------------------------------===//
|
||||
// Instructions
|
||||
//===----------------------------------------------------------------------===//
|
||||
|
||||
// CHECK: v_cndmask_b32_e32 v1, v2, v3 ; encoding: [0x02,0x07,0x02,0x00]
|
||||
// GCN: v_cndmask_b32_e32 v1, v2, v3 ; encoding: [0x02,0x07,0x02,0x00]
|
||||
v_cndmask_b32 v1, v2, v3
|
||||
|
||||
// CHECK: v_readlane_b32 s1, v2, s3 ; encoding: [0x02,0x07,0x02,0x02]
|
||||
// SICI: v_readlane_b32 s1, v2, s3 ; encoding: [0x02,0x07,0x02,0x02]
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||||
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// SICI: v_mac_legacy_f32_e32 v1, v2, v3 ; encoding: [0x02,0x07,0x02,0x0c]
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// NOVI: error: instruction not supported on this GPU
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// NOVI: v_mac_legacy_f32 v1, v2, v3
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v_mac_legacy_f32 v1, v2, v3
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v_mul_i32_i24 v1, v2, v3
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v_mul_hi_i32_i24 v1, v2, v3
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v_mul_u32_u24 v1, v2, v3
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v_mul_hi_u32_u24 v1, v2, v3
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// CHECK: v_min_legacy_f32_e32 v1, v2, v3 ; encoding: [0x02,0x07,0x02,0x1a]
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// SICI: v_min_legacy_f32_e32 v1, v2, v3 ; encoding: [0x02,0x07,0x02,0x1a]
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// NOVI: error: instruction not supported on this GPU
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// NOVI: v_min_legacy_f32_e32 v1, v2, v3
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v_min_legacy_f32_e32 v1, v2, v3
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// SICI: v_max_legacy_f32_e32 v1, v2, v3 ; encoding: [0x02,0x07,0x02,0x1c]
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// NOVI: error: instruction not supported on this GPU
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// NOVI: v_max_legacy_f32 v1, v2, v3
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v_max_legacy_f32 v1, v2, v3
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// CHECK: v_min_f32_e32 v1, v2, v3 ; encoding: [0x02,0x07,0x02,0x1e]
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v_min_f32_e32 v1, v2, v3
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// CHECK: v_max_f32_e32 v1, v2, v3 ; encoding: [0x02,0x07,0x02,0x20]
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// SICI: v_max_u32_e32 v1, v2, v3 ; encoding: [0x02,0x07,0x02,0x28]
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v_max_u32 v1, v2, v3
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// CHECK: v_lshr_b32_e32 v1, v2, v3 ; encoding: [0x02,0x07,0x02,0x2a]
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// SICI: v_lshr_b32_e32 v1, v2, v3 ; encoding: [0x02,0x07,0x02,0x2a]
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// NOVI: error: instruction not supported on this GPU
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// NOVI: v_lshr_b32 v1, v2, v3
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v_lshr_b32 v1, v2, v3
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// SICI: v_lshrrev_b32_e32 v1, v2, v3 ; encoding: [0x02,0x07,0x02,0x2c]
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// VI: v_lshrrev_b32_e32 v1, v2, v3 ; encoding: [0x02,0x07,0x02,0x20]
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v_lshrrev_b32 v1, v2, v3
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// CHECK: v_ashr_i32_e32 v1, v2, v3 ; encoding: [0x02,0x07,0x02,0x2e]
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// SICI: v_ashr_i32_e32 v1, v2, v3 ; encoding: [0x02,0x07,0x02,0x2e]
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// NOVI: error: instruction not supported on this GPU
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// NOVI: v_ashr_i32 v1, v2, v3
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v_ashr_i32 v1, v2, v3
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// CHECK: v_ashrrev_i32_e32 v1, v2, v3 ; encoding: [0x02,0x07,0x02,0x30]
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// SICI: v_ashrrev_i32_e32 v1, v2, v3 ; encoding: [0x02,0x07,0x02,0x30]
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// VI: v_ashrrev_i32_e32 v1, v2, v3 ; encoding: [0x02,0x07,0x02,0x22]
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v_ashrrev_i32 v1, v2, v3
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// CHECK: v_lshl_b32_e32 v1, v2, v3 ; encoding: [0x02,0x07,0x02,0x32]
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// SICI: v_lshl_b32_e32 v1, v2, v3 ; encoding: [0x02,0x07,0x02,0x32]
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// NOVI: error: instruction not supported on this GPU
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// NOVI: v_lshl_b32_e32 v1, v2, v3
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v_lshl_b32_e32 v1, v2, v3
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// CHECK: v_lshlrev_b32_e32 v1, v2, v3 ; encoding: [0x02,0x07,0x02,0x34]
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// SICI: v_lshlrev_b32_e32 v1, v2, v3 ; encoding: [0x02,0x07,0x02,0x34]
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// VI: v_lshlrev_b32_e32 v1, v2, v3 ; encoding: [0x02,0x07,0x02,0x24]
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v_lshlrev_b32 v1, v2, v3
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|
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|
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|
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v_or_b32 v1, v2, v3
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|
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|
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|
||||
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|
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|
||||
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|
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|
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|
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|
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|
||||
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|
||||
// VI: v_mac_f32_e32 v1, v2, v3 ; encoding: [0x02,0x07,0x02,0x2c]
|
||||
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|
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|
||||
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|
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|
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|
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|
||||
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|
||||
v_madak_f32 v1, v2, v3, 64.0
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|
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v_bcnt_u32_b32 v1, v2, v3
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|
||||
// SICI: v_mbcnt_lo_u32_b32_e32 v1, v2, v3 ; encoding: [0x02,0x07,0x02,0x46]
|
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// SICI: v_mbcnt_hi_u32_b32_e32 v1, v2, v3 ; encoding: [0x02,0x07,0x02,0x48]
|
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v_add_i32 v1, v2, v3
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// CHECK: v_sub_i32_e32 v1, v2, v3 ; encoding: [0x02,0x07,0x02,0x4c]
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v_sub_i32_e32 v1, v2, v3
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// SICI: v_add_i32_e32 v1, v2, v3 ; encoding: [0x02,0x07,0x02,0x4a]
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// VI: v_add_i32_e32 v1, v2, v3 ; encoding: [0x02,0x07,0x02,0x32]
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||||
v_add_u32 v1, v2, v3
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// CHECK: v_subrev_i32_e32 v1, v2, v3 ; encoding: [0x02,0x07,0x02,0x4e]
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// SICI: v_sub_i32_e32 v1, v2, v3 ; encoding: [0x02,0x07,0x02,0x4c]
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// VI: v_sub_i32_e32 v1, v2, v3 ; encoding: [0x02,0x07,0x02,0x34]
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v_sub_i32 v1, v2, v3
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// VI: v_sub_i32_e32 v1, v2, v3 ; encoding: [0x02,0x07,0x02,0x34]
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v_sub_u32 v1, v2, v3
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// SICI: v_subrev_i32_e32 v1, v2, v3 ; encoding: [0x02,0x07,0x02,0x4e]
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v_subrev_i32 v1, v2, v3
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// SICI: v_subrev_i32_e32 v1, v2, v3 ; encoding: [0x02,0x07,0x02,0x4e]
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// VI: v_subrev_i32_e32 v1, v2, v3 ; encoding: [0x02,0x07,0x02,0x36]
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v_subrev_u32 v1, v2, v3
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// SICI: v_cvt_pkaccum_u8_f32_e32 v1, v2, v3 ; encoding: [0x02,0x07,0x02,0x58]
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// VI: v_cvt_pkaccum_u8_f32_e64 v1, v2, v3 ; encoding: [0x01,0x00,0xf0,0xd1,0x02,0x07,0x02,0x00]
|
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v_cvt_pkaccum_u8_f32 v1, v2, v3
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v_cvt_pknorm_i16_f32 v1, v2, v3
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// SICI: v_cvt_pknorm_u16_f32_e32 v1, v2, v3 ; encoding: [0x02,0x07,0x02,0x5c]
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// VI: v_cvt_pknorm_u16_f32_e64 v1, v2, v3 ; encoding: [0x01,0x00,0x95,0xd2,0x02,0x07,0x02,0x00]
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v_cvt_pknorm_u16_f32 v1, v2, v3
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// VI: v_cvt_pkrtz_f16_f32_e64 v1, v2, v3 ; encoding: [0x01,0x00,0x96,0xd2,0x02,0x07,0x02,0x00]
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v_cvt_pk_u16_u32_e32 v1, v2, v3
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// SICI: v_cvt_pk_u16_u32_e32 v1, v2, v3 ; encoding: [0x02,0x07,0x02,0x60]
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// VI: v_cvt_pk_u16_u32_e64 v1, v2, v3 ; encoding: [0x01,0x00,0x97,0xd2,0x02,0x07,0x02,0x00]
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v_cvt_pk_u16_u32 v1, v2, v3
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// CHECK: v_cvt_pk_i16_i32_e32 v1, v2, v3 ; encoding: [0x02,0x07,0x02,0x62]
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||||
// SICI: v_cvt_pk_i16_i32_e32 v1, v2, v3 ; encoding: [0x02,0x07,0x02,0x62]
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// VI: v_cvt_pk_i16_i32_e64 v1, v2, v3 ; encoding: [0x01,0x00,0x98,0xd2,0x02,0x07,0x02,0x00]
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v_cvt_pk_i16_i32 v1, v2, v3
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// NOSICI: error: instruction not supported on this GPU
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// NOSICI: v_add_f16 v1, v2, v3
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// VI: v_add_f16_e32 v1, v2, v3 ; encoding: [0x02,0x07,0x02,0x3e]
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v_add_f16 v1, v2, v3
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// NOSICI: error: instruction not supported on this GPU
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// NOSICI: v_sub_f16 v1, v2, v3
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// VI: v_sub_f16_e32 v1, v2, v3 ; encoding: [0x02,0x07,0x02,0x40]
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v_sub_f16 v1, v2, v3
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// NOSICI: error: instruction not supported on this GPU
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// NOSICI: v_subrev_f16 v1, v2, v3
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// VI: v_subrev_f16_e32 v1, v2, v3 ; encoding: [0x02,0x07,0x02,0x42]
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v_subrev_f16 v1, v2, v3
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// NOSICI: error: instruction not supported on this GPU
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// NOSICI: v_mul_f16 v1, v2, v3
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// VI: v_mul_f16_e32 v1, v2, v3 ; encoding: [0x02,0x07,0x02,0x44]
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v_mul_f16 v1, v2, v3
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// NOSICI: error: instruction not supported on this GPU
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// NOSICI: v_mac_f16 v1, v2, v3
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// VI: v_mac_f16_e32 v1, v2, v3 ; encoding: [0x02,0x07,0x02,0x46]
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v_mac_f16 v1, v2, v3
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// NOSICI: error: instruction not supported on this GPU
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// NOSICI: v_madmk_f16 v1, v2, v3, 64.0
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// VI: v_madmk_f16_e32 v1, v2, v3, 0x42800000 ; encoding: [0x02,0x07,0x02,0x48,0x00,0x00,0x80,0x42]
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||||
v_madmk_f16 v1, v2, v3, 64.0
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// NOSICI: error: instruction not supported on this GPU
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// NOSICI: v_madak_f16 v1, v2, v3, 64.0
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// VI: v_madak_f16_e32 v1, v2, v3, 0x42800000 ; encoding: [0x02,0x07,0x02,0x4a,0x00,0x00,0x80,0x42]
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||||
v_madak_f16 v1, v2, v3, 64.0
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// NOSICI: error: instruction not supported on this GPU
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// NOSICI: v_add_u16 v1, v2, v3
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// VI: v_add_u16_e32 v1, v2, v3 ; encoding: [0x02,0x07,0x02,0x4c]
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v_add_u16 v1, v2, v3
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// NOSICI: error: instruction not supported on this GPU
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// NOSICI: v_sub_u16 v1, v2, v3
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// VI: v_sub_u16_e32 v1, v2, v3 ; encoding: [0x02,0x07,0x02,0x4e]
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v_sub_u16 v1, v2, v3
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// NOSICI: error: instruction not supported on this GPU
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// NOSICI: v_subrev_u16 v1, v2, v3
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// VI: v_subrev_u16_e32 v1, v2, v3 ; encoding: [0x02,0x07,0x02,0x50]
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v_subrev_u16 v1, v2, v3
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// NOSICI: error: instruction not supported on this GPU
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// NOSICI: v_mul_lo_u16 v1, v2, v3
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v_mul_lo_u16 v1, v2, v3
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// NOSICI: error: instruction not supported on this GPU
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// NOSICI: v_lshlrev_b16 v1, v2, v3
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// VI: v_lshlrev_b16_e32 v1, v2, v3 ; encoding: [0x02,0x07,0x02,0x54]
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v_lshlrev_b16 v1, v2, v3
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// NOSICI: error: instruction not supported on this GPU
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// NOSICI: v_lshrrev_b16 v1, v2, v3
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v_lshrrev_b16 v1, v2, v3
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// NOSICI: error: instruction not supported on this GPU
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// NOSICI: v_ashrrev_b16 v1, v2, v3
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// VI: v_ashrrev_b16_e32 v1, v2, v3 ; encoding: [0x02,0x07,0x02,0x58]
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v_ashrrev_b16 v1, v2, v3
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// NOSICI: error: instruction not supported on this GPU
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// NOSICI: v_max_f16 v1, v2, v3
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// VI: v_max_f16_e32 v1, v2, v3 ; encoding: [0x02,0x07,0x02,0x5a]
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v_max_f16 v1, v2, v3
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// NOSICI: error: instruction not supported on this GPU
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// NOSICI: v_min_f16 v1, v2, v3
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// VI: v_min_f16_e32 v1, v2, v3 ; encoding: [0x02,0x07,0x02,0x5c]
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v_min_f16 v1, v2, v3
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// NOSICI: error: instruction not supported on this GPU
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// NOSICI: v_max_u16 v1, v2, v3
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// VI: v_max_u16_e32 v1, v2, v3 ; encoding: [0x02,0x07,0x02,0x5e]
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v_max_u16 v1, v2, v3
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// NOSICI: error: instruction not supported on this GPU
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v_max_i16 v1, v2, v3
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// NOSICI: error: instruction not supported on this GPU
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v_min_u16 v1, v2, v3
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// NOSICI: error: instruction not supported on this GPU
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// NOSICI: v_min_i16 v1, v2, v3
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// NOSICI: error: instruction not supported on this GPU
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v_ldexp_f16 v1, v2, v3
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