mirror of
https://github.com/garrettsworkshop/GR8RAM.git
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79dd794f45
For write operations, register data is latched and CAS signal becomes in the middle of S6, 70ns before the end of PHI0. This gives more write data setup time, which may be needed on the Apple II with the 1 MHz 6502.
148 lines
13 KiB
Plaintext
Executable File
148 lines
13 KiB
Plaintext
Executable File
-- Copyright (C) 1991-2013 Altera Corporation
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-- Your use of Altera Corporation's design tools, logic functions
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-- and other software and tools, and its AMPP partner logic
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-- functions, and any output files from any of the foregoing
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-- (including device programming or simulation files), and any
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-- associated documentation or information are expressly subject
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-- to the terms and conditions of the Altera Program License
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-- Subscription Agreement, Altera MegaCore Function License
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-- Agreement, or other applicable license agreement, including,
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-- without limitation, that your use is for the sole purpose of
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-- programming logic devices manufactured by Altera and sold by
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-- Altera or its authorized distributors. Please refer to the
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-- applicable agreement for further details.
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--
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-- This is a Quartus II output file. It is for reporting purposes only, and is
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-- not intended for use as a Quartus II input file. This file cannot be used
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-- to make Quartus II pin assignments - for instructions on how to make pin
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-- assignments, please see Quartus II help.
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-- NC : No Connect. This pin has no internal connection to the device.
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-- DNU : Do Not Use. This pin MUST NOT be connected.
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-- VCC : Dedicated power pin, which MUST be connected to VCC.
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-- VCCIO : Dedicated power pin, which MUST be connected to VCC
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-- of its bank.
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-- GND : Dedicated ground pin. Dedicated GND pins MUST be connected to GND.
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-- It can also be used to report unused dedicated pins. The connection
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-- on the board for unused dedicated pins depends on whether this will
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-- be used in a future design. One example is device migration. When
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-- using device migration, refer to the device pin-tables. If it is a
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-- GND pin in the pin table or if it will not be used in a future design
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-- for another purpose the it MUST be connected to GND. If it is an unused
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-- dedicated pin, then it can be connected to a valid signal on the board
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-- (low, high, or toggling) if that signal is required for a different
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-- revision of the design.
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-- GND+ : Unused input pin. It can also be used to report unused dual-purpose pins.
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-- This pin should be connected to GND. It may also be connected to a
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-- valid signal on the board (low, high, or toggling) if that signal
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-- is required for a different revision of the design.
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-- GND* : Unused I/O pin. Connect each pin marked GND* directly to GND
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-- or leave it unconnected.
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-- RESERVED : Unused I/O pin, which MUST be left unconnected.
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-- RESERVED_INPUT : Pin is tri-stated and should be connected to the board.
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-- RESERVED_INPUT_WITH_WEAK_PULLUP : Pin is tri-stated with internal weak pull-up resistor.
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-- RESERVED_INPUT_WITH_BUS_HOLD : Pin is tri-stated with bus-hold circuitry.
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-- RESERVED_OUTPUT_DRIVEN_HIGH : Pin is output driven high.
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-- NON_MIGRATABLE: This pin cannot be migrated.
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-- Pin directions (input, output or bidir) are based on device operating in user mode.
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Quartus II 32-bit Version 13.0.1 Build 232 06/12/2013 Service Pack 1 SJ Web Edition
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CHIP "GR8RAM" ASSIGNED TO AN: EPM7128SLC84-15
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Pin Name/Usage : Location : Dir. : I/O Standard : Voltage : I/O Bank : User Assignment
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nRES : 1 : input : TTL : : : Y
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PHI1in : 2 : input : TTL : : : Y
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VCCINT : 3 : power : : 5.0V : :
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A[6] : 4 : input : TTL : : : Y
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A[7] : 5 : input : TTL : : : Y
|
|
Q3 : 6 : input : TTL : : : Y
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|
GND : 7 : gnd : : : :
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|
PHI0in : 8 : input : TTL : : : Y
|
|
A[8] : 9 : input : TTL : : : Y
|
|
A[9] : 10 : input : TTL : : : Y
|
|
A[10] : 11 : input : TTL : : : Y
|
|
A[11] : 12 : input : TTL : : : Y
|
|
VCCIO : 13 : power : : 5.0V : :
|
|
TDI : 14 : input : TTL : : : N
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|
A[12] : 15 : input : TTL : : : Y
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|
A[13] : 16 : input : TTL : : : Y
|
|
A[14] : 17 : input : TTL : : : Y
|
|
A[15] : 18 : input : TTL : : : Y
|
|
GND : 19 : gnd : : : :
|
|
nWE : 20 : input : TTL : : : Y
|
|
nDEVSEL : 21 : input : TTL : : : Y
|
|
nINH : 22 : output : TTL : : : Y
|
|
TMS : 23 : input : TTL : : : N
|
|
nIOSTRB : 24 : input : TTL : : : Y
|
|
D[7] : 25 : bidir : TTL : : : Y
|
|
VCCIO : 26 : power : : 5.0V : :
|
|
D[6] : 27 : bidir : TTL : : : Y
|
|
D[5] : 28 : bidir : TTL : : : Y
|
|
D[4] : 29 : bidir : TTL : : : Y
|
|
RESERVED : 30 : : : : :
|
|
RESERVED : 31 : : : : :
|
|
GND : 32 : gnd : : : :
|
|
D[3] : 33 : bidir : TTL : : : Y
|
|
D[2] : 34 : bidir : TTL : : : Y
|
|
D[1] : 35 : bidir : TTL : : : Y
|
|
D[0] : 36 : bidir : TTL : : : Y
|
|
RESERVED : 37 : : : : :
|
|
VCCIO : 38 : power : : 5.0V : :
|
|
nCAS0 : 39 : output : TTL : : : Y
|
|
nCAS1 : 40 : output : TTL : : : Y
|
|
nRCS : 41 : output : TTL : : : Y
|
|
GND : 42 : gnd : : : :
|
|
VCCINT : 43 : power : : 5.0V : :
|
|
nMode : 44 : input : TTL : : : Y
|
|
nROE : 45 : output : TTL : : : Y
|
|
RA[9] : 46 : output : TTL : : : Y
|
|
GND : 47 : gnd : : : :
|
|
RA[10] : 48 : output : TTL : : : Y
|
|
RA[3] : 49 : output : TTL : : : Y
|
|
RA[2] : 50 : output : TTL : : : Y
|
|
RA[5] : 51 : output : TTL : : : Y
|
|
RA[0] : 52 : output : TTL : : : Y
|
|
VCCIO : 53 : power : : 5.0V : :
|
|
RA[1] : 54 : output : TTL : : : Y
|
|
RA[4] : 55 : output : TTL : : : Y
|
|
RA[7] : 56 : output : TTL : : : Y
|
|
RA[6] : 57 : output : TTL : : : Y
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|
RA[8] : 58 : output : TTL : : : Y
|
|
GND : 59 : gnd : : : :
|
|
nRAS : 60 : output : TTL : : : Y
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|
RD[7] : 61 : bidir : TTL : : : Y
|
|
TCK : 62 : input : TTL : : : N
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RD[5] : 63 : bidir : TTL : : : Y
|
|
RD[6] : 64 : bidir : TTL : : : Y
|
|
RD[4] : 65 : bidir : TTL : : : Y
|
|
VCCIO : 66 : power : : 5.0V : :
|
|
nRWE : 67 : output : TTL : : : Y
|
|
RD[3] : 68 : bidir : TTL : : : Y
|
|
RD[2] : 69 : bidir : TTL : : : Y
|
|
RD[1] : 70 : bidir : TTL : : : Y
|
|
TDO : 71 : output : TTL : : : N
|
|
GND : 72 : gnd : : : :
|
|
RD[0] : 73 : bidir : TTL : : : Y
|
|
nIOSEL : 74 : input : TTL : : : Y
|
|
A[0] : 75 : input : TTL : : : Y
|
|
A[1] : 76 : input : TTL : : : Y
|
|
A[2] : 77 : input : TTL : : : Y
|
|
VCCIO : 78 : power : : 5.0V : :
|
|
A[3] : 79 : input : TTL : : : Y
|
|
A[4] : 80 : input : TTL : : : Y
|
|
A[5] : 81 : input : TTL : : : Y
|
|
GND : 82 : gnd : : : :
|
|
C7M : 83 : input : TTL : : : Y
|
|
C7M_2 : 84 : input : TTL : : : Y
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