Apple-2-HW/GR8RAM
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TimeQuest Timing Analyzer report for GR8RAM
Tue Apr 20 04:20:05 2021
Quartus II 32-bit Version 13.0.1 Build 232 06/12/2013 Service Pack 1 SJ Web Edition
---------------------
; Table of Contents ;
---------------------
1. Legal Notice
2. TimeQuest Timing Analyzer Summary
3. Parallel Compilation
4. Clocks
5. Fmax Summary
6. Setup Summary
7. Hold Summary
8. Recovery Summary
9. Removal Summary
10. Minimum Pulse Width Summary
11. Setup: 'C25M'
12. Setup: 'PHI0'
13. Hold: 'PHI0'
14. Hold: 'C25M'
15. Recovery: 'C25M'
16. Removal: 'C25M'
17. Minimum Pulse Width: 'C25M'
18. Minimum Pulse Width: 'PHI0'
19. Setup Times
20. Hold Times
21. Clock to Output Times
22. Minimum Clock to Output Times
23. Propagation Delay
24. Minimum Propagation Delay
25. Output Enable Times
26. Minimum Output Enable Times
27. Output Disable Times
28. Minimum Output Disable Times
29. Setup Transfers
30. Hold Transfers
31. Recovery Transfers
32. Removal Transfers
33. Report TCCS
34. Report RSKM
35. Unconstrained Paths
36. TimeQuest Timing Analyzer Messages
----------------
; Legal Notice ;
----------------
Copyright (C) 1991-2013 Altera Corporation
Your use of Altera Corporation's design tools, logic functions
and other software and tools, and its AMPP partner logic
functions, and any output files from any of the foregoing
(including device programming or simulation files), and any
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without limitation, that your use is for the sole purpose of
programming logic devices manufactured by Altera and sold by
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applicable agreement for further details.
+----------------------------------------------------------------------------------------+
; TimeQuest Timing Analyzer Summary ;
+--------------------+-------------------------------------------------------------------+
; Quartus II Version ; Version 13.0.1 Build 232 06/12/2013 Service Pack 1 SJ Web Edition ;
; Revision Name ; GR8RAM ;
; Device Family ; MAX II ;
; Device Name ; EPM240T100C5 ;
; Timing Models ; Final ;
; Delay Model ; Slow Model ;
; Rise/Fall Delays ; Unavailable ;
+--------------------+-------------------------------------------------------------------+
+------------------------------------------+
; Parallel Compilation ;
+----------------------------+-------------+
; Processors ; Number ;
+----------------------------+-------------+
; Number detected on machine ; 2 ;
; Maximum allowed ; 2 ;
; ; ;
; Average used ; 1.00 ;
; Maximum used ; 2 ;
; ; ;
; Usage by Processor ; % Time Used ;
; Processor 1 ; 100.0% ;
; Processor 2 ; < 0.1% ;
+----------------------------+-------------+
+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clocks ;
+------------+------+--------+------------+-------+-------+------------+-----------+-------------+-------+--------+-----------+------------+----------+--------+--------+----------+
; Clock Name ; Type ; Period ; Frequency ; Rise ; Fall ; Duty Cycle ; Divide by ; Multiply by ; Phase ; Offset ; Edge List ; Edge Shift ; Inverted ; Master ; Source ; Targets ;
+------------+------+--------+------------+-------+-------+------------+-----------+-------------+-------+--------+-----------+------------+----------+--------+--------+----------+
; C25M ; Base ; 1.000 ; 1000.0 MHz ; 0.000 ; 0.500 ; ; ; ; ; ; ; ; ; ; ; { C25M } ;
; PHI0 ; Base ; 1.000 ; 1000.0 MHz ; 0.000 ; 0.500 ; ; ; ; ; ; ; ; ; ; ; { PHI0 } ;
+------------+------+--------+------------+-------+-------+------------+-----------+-------------+-------+--------+-----------+------------+----------+--------+--------+----------+
+--------------------------------------------------+
; Fmax Summary ;
+------------+-----------------+------------+------+
; Fmax ; Restricted Fmax ; Clock Name ; Note ;
+------------+-----------------+------------+------+
; 103.27 MHz ; 103.27 MHz ; C25M ; ;
+------------+-----------------+------------+------+
This panel reports FMAX for every clock in the design, regardless of the user-specified clock periods. FMAX is only computed for paths where the source and destination registers or ports are driven by the same clock. Paths of different clocks, including generated clocks, are ignored. For paths between a clock and its inversion, FMAX is computed as if the rising and falling edges are scaled along with FMAX, such that the duty cycle (in terms of a percentage) is maintained. Altera recommends that you always use clock constraints and other slack reports for sign-off analysis.
+--------------------------------+
; Setup Summary ;
+-------+--------+---------------+
; Clock ; Slack ; End Point TNS ;
+-------+--------+---------------+
; C25M ; -9.005 ; -699.357 ;
; PHI0 ; -0.425 ; -0.425 ;
+-------+--------+---------------+
+--------------------------------+
; Hold Summary ;
+-------+--------+---------------+
; Clock ; Slack ; End Point TNS ;
+-------+--------+---------------+
; PHI0 ; -0.248 ; -0.248 ;
; C25M ; 1.400 ; 0.000 ;
+-------+--------+---------------+
+--------------------------------+
; Recovery Summary ;
+-------+--------+---------------+
; Clock ; Slack ; End Point TNS ;
+-------+--------+---------------+
; C25M ; -4.412 ; -127.948 ;
+-------+--------+---------------+
+-------------------------------+
; Removal Summary ;
+-------+-------+---------------+
; Clock ; Slack ; End Point TNS ;
+-------+-------+---------------+
; C25M ; 4.858 ; 0.000 ;
+-------+-------+---------------+
+--------------------------------+
; Minimum Pulse Width Summary ;
+-------+--------+---------------+
; Clock ; Slack ; End Point TNS ;
+-------+--------+---------------+
; C25M ; -2.289 ; -2.289 ;
; PHI0 ; -2.289 ; -2.289 ;
+-------+--------+---------------+
+----------------------------------------------------------------------------------------------------------------+
; Setup: 'C25M' ;
+--------+----------------+----------------+--------------+-------------+--------------+------------+------------+
; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
+--------+----------------+----------------+--------------+-------------+--------------+------------+------------+
; -9.005 ; RAMSpecSELr ; SA[8]~reg0 ; PHI0 ; C25M ; 1.000 ; -2.778 ; 6.894 ;
; -8.961 ; RAMSpecSELr ; SA[6]~reg0 ; PHI0 ; C25M ; 1.000 ; -2.778 ; 6.850 ;
; -8.953 ; RAMSpecSELr ; SA[7]~reg0 ; PHI0 ; C25M ; 1.000 ; -2.778 ; 6.842 ;
; -8.919 ; nWEr ; RCKE~reg0 ; PHI0 ; C25M ; 1.000 ; -2.778 ; 6.808 ;
; -8.916 ; ROMSpecRDr ; RCKE~reg0 ; PHI0 ; C25M ; 1.000 ; -2.778 ; 6.805 ;
; -8.897 ; RAMSpecSELr ; SA[2]~reg0 ; PHI0 ; C25M ; 1.000 ; -2.778 ; 6.786 ;
; -8.683 ; IS.state_bit_1 ; SA[8]~reg0 ; C25M ; C25M ; 1.000 ; 0.000 ; 9.350 ;
; -8.631 ; IS.state_bit_1 ; SA[7]~reg0 ; C25M ; C25M ; 1.000 ; 0.000 ; 9.298 ;
; -8.625 ; IS.state_bit_1 ; SA[6]~reg0 ; C25M ; C25M ; 1.000 ; 0.000 ; 9.292 ;
; -8.571 ; RAMSpecSELr ; RCKE~reg0 ; PHI0 ; C25M ; 1.000 ; -2.778 ; 6.460 ;
; -8.495 ; RAMSpecSELr ; SA[1]~reg0 ; PHI0 ; C25M ; 1.000 ; -2.778 ; 6.384 ;
; -8.451 ; LS[10] ; IS.state_bit_0 ; C25M ; C25M ; 1.000 ; 0.000 ; 9.118 ;
; -8.428 ; RAMSpecSELr ; SA[5]~reg0 ; PHI0 ; C25M ; 1.000 ; -2.778 ; 6.317 ;
; -8.422 ; nWEr ; Addr[0] ; PHI0 ; C25M ; 1.000 ; -2.778 ; 6.311 ;
; -8.422 ; nWEr ; Addr[1] ; PHI0 ; C25M ; 1.000 ; -2.778 ; 6.311 ;
; -8.422 ; nWEr ; Addr[2] ; PHI0 ; C25M ; 1.000 ; -2.778 ; 6.311 ;
; -8.422 ; nWEr ; Addr[3] ; PHI0 ; C25M ; 1.000 ; -2.778 ; 6.311 ;
; -8.422 ; nWEr ; Addr[4] ; PHI0 ; C25M ; 1.000 ; -2.778 ; 6.311 ;
; -8.422 ; nWEr ; Addr[5] ; PHI0 ; C25M ; 1.000 ; -2.778 ; 6.311 ;
; -8.422 ; nWEr ; Addr[6] ; PHI0 ; C25M ; 1.000 ; -2.778 ; 6.311 ;
; -8.422 ; nWEr ; Addr[7] ; PHI0 ; C25M ; 1.000 ; -2.778 ; 6.311 ;
; -8.419 ; nWEr ; Addr[10] ; PHI0 ; C25M ; 1.000 ; -2.778 ; 6.308 ;
; -8.419 ; nWEr ; Addr[11] ; PHI0 ; C25M ; 1.000 ; -2.778 ; 6.308 ;
; -8.419 ; nWEr ; Addr[12] ; PHI0 ; C25M ; 1.000 ; -2.778 ; 6.308 ;
; -8.419 ; nWEr ; Addr[13] ; PHI0 ; C25M ; 1.000 ; -2.778 ; 6.308 ;
; -8.419 ; nWEr ; Addr[14] ; PHI0 ; C25M ; 1.000 ; -2.778 ; 6.308 ;
; -8.419 ; nWEr ; Addr[15] ; PHI0 ; C25M ; 1.000 ; -2.778 ; 6.308 ;
; -8.419 ; nWEr ; Addr[8] ; PHI0 ; C25M ; 1.000 ; -2.778 ; 6.308 ;
; -8.419 ; nWEr ; Addr[9] ; PHI0 ; C25M ; 1.000 ; -2.778 ; 6.308 ;
; -8.387 ; nWEr ; AddrIncH ; PHI0 ; C25M ; 1.000 ; -2.778 ; 6.276 ;
; -8.301 ; LS[11] ; IS.state_bit_0 ; C25M ; C25M ; 1.000 ; 0.000 ; 8.968 ;
; -8.289 ; IS.state_bit_0 ; SA[8]~reg0 ; C25M ; C25M ; 1.000 ; 0.000 ; 8.956 ;
; -8.284 ; nWEr ; nRCS~reg0 ; PHI0 ; C25M ; 1.000 ; -2.778 ; 6.173 ;
; -8.265 ; RAMSpecSELr ; SA[0]~reg0 ; PHI0 ; C25M ; 1.000 ; -2.778 ; 6.154 ;
; -8.261 ; nWEr ; Addr[23] ; PHI0 ; C25M ; 1.000 ; -2.778 ; 6.150 ;
; -8.261 ; nWEr ; Addr[16] ; PHI0 ; C25M ; 1.000 ; -2.778 ; 6.150 ;
; -8.261 ; nWEr ; Addr[17] ; PHI0 ; C25M ; 1.000 ; -2.778 ; 6.150 ;
; -8.261 ; nWEr ; Addr[18] ; PHI0 ; C25M ; 1.000 ; -2.778 ; 6.150 ;
; -8.261 ; nWEr ; Addr[19] ; PHI0 ; C25M ; 1.000 ; -2.778 ; 6.150 ;
; -8.261 ; nWEr ; Addr[20] ; PHI0 ; C25M ; 1.000 ; -2.778 ; 6.150 ;
; -8.261 ; nWEr ; Addr[21] ; PHI0 ; C25M ; 1.000 ; -2.778 ; 6.150 ;
; -8.261 ; nWEr ; Addr[22] ; PHI0 ; C25M ; 1.000 ; -2.778 ; 6.150 ;
; -8.245 ; ROMSpecRDr ; nRCS~reg0 ; PHI0 ; C25M ; 1.000 ; -2.778 ; 6.134 ;
; -8.237 ; IS.state_bit_0 ; SA[7]~reg0 ; C25M ; C25M ; 1.000 ; 0.000 ; 8.904 ;
; -8.231 ; IS.state_bit_0 ; SA[6]~reg0 ; C25M ; C25M ; 1.000 ; 0.000 ; 8.898 ;
; -8.226 ; RAMSpecSELr ; SA[9]~reg0 ; PHI0 ; C25M ; 1.000 ; -2.778 ; 6.115 ;
; -8.222 ; RAMSpecSELr ; SA[11]~reg0 ; PHI0 ; C25M ; 1.000 ; -2.778 ; 6.111 ;
; -8.222 ; RAMSpecSELr ; SA[12]~reg0 ; PHI0 ; C25M ; 1.000 ; -2.778 ; 6.111 ;
; -8.177 ; IS.state_bit_1 ; SA[2]~reg0 ; C25M ; C25M ; 1.000 ; 0.000 ; 8.844 ;
; -8.116 ; LS[9] ; IS.state_bit_0 ; C25M ; C25M ; 1.000 ; 0.000 ; 8.783 ;
; -8.115 ; PS[0] ; SA[2]~reg0 ; C25M ; C25M ; 1.000 ; 0.000 ; 8.782 ;
; -8.106 ; RAMSpecSELr ; SA[4]~reg0 ; PHI0 ; C25M ; 1.000 ; -2.778 ; 5.995 ;
; -8.104 ; RAMSpecSELr ; SA[3]~reg0 ; PHI0 ; C25M ; 1.000 ; -2.778 ; 5.993 ;
; -7.954 ; PS[0] ; SA[0]~reg0 ; C25M ; C25M ; 1.000 ; 0.000 ; 8.621 ;
; -7.928 ; IS.state_bit_1 ; SA[5]~reg0 ; C25M ; C25M ; 1.000 ; 0.000 ; 8.595 ;
; -7.900 ; RAMSpecSELr ; nRCS~reg0 ; PHI0 ; C25M ; 1.000 ; -2.778 ; 5.789 ;
; -7.896 ; PS[1] ; IS.state_bit_1 ; C25M ; C25M ; 1.000 ; 0.000 ; 8.563 ;
; -7.878 ; PS[1] ; IOROMEN ; C25M ; C25M ; 1.000 ; 0.000 ; 8.545 ;
; -7.844 ; LS[1] ; nRCS~reg0 ; C25M ; C25M ; 1.000 ; 0.000 ; 8.511 ;
; -7.817 ; IS.state_bit_1 ; RCKE~reg0 ; C25M ; C25M ; 1.000 ; 0.000 ; 8.484 ;
; -7.817 ; PS[1] ; RCKE~reg0 ; C25M ; C25M ; 1.000 ; 0.000 ; 8.484 ;
; -7.804 ; REGEN ; Addr[0] ; C25M ; C25M ; 1.000 ; 0.000 ; 8.471 ;
; -7.804 ; REGEN ; Addr[1] ; C25M ; C25M ; 1.000 ; 0.000 ; 8.471 ;
; -7.804 ; REGEN ; Addr[2] ; C25M ; C25M ; 1.000 ; 0.000 ; 8.471 ;
; -7.804 ; REGEN ; Addr[3] ; C25M ; C25M ; 1.000 ; 0.000 ; 8.471 ;
; -7.804 ; REGEN ; Addr[4] ; C25M ; C25M ; 1.000 ; 0.000 ; 8.471 ;
; -7.804 ; REGEN ; Addr[5] ; C25M ; C25M ; 1.000 ; 0.000 ; 8.471 ;
; -7.804 ; REGEN ; Addr[6] ; C25M ; C25M ; 1.000 ; 0.000 ; 8.471 ;
; -7.804 ; REGEN ; Addr[7] ; C25M ; C25M ; 1.000 ; 0.000 ; 8.471 ;
; -7.801 ; REGEN ; Addr[10] ; C25M ; C25M ; 1.000 ; 0.000 ; 8.468 ;
; -7.801 ; REGEN ; Addr[11] ; C25M ; C25M ; 1.000 ; 0.000 ; 8.468 ;
; -7.801 ; REGEN ; Addr[12] ; C25M ; C25M ; 1.000 ; 0.000 ; 8.468 ;
; -7.801 ; REGEN ; Addr[13] ; C25M ; C25M ; 1.000 ; 0.000 ; 8.468 ;
; -7.801 ; REGEN ; Addr[14] ; C25M ; C25M ; 1.000 ; 0.000 ; 8.468 ;
; -7.801 ; REGEN ; Addr[15] ; C25M ; C25M ; 1.000 ; 0.000 ; 8.468 ;
; -7.801 ; REGEN ; Addr[8] ; C25M ; C25M ; 1.000 ; 0.000 ; 8.468 ;
; -7.801 ; REGEN ; Addr[9] ; C25M ; C25M ; 1.000 ; 0.000 ; 8.468 ;
; -7.785 ; LS[10] ; IS.state_bit_2 ; C25M ; C25M ; 1.000 ; 0.000 ; 8.452 ;
; -7.783 ; IS.state_bit_0 ; SA[2]~reg0 ; C25M ; C25M ; 1.000 ; 0.000 ; 8.450 ;
; -7.775 ; IS.state_bit_1 ; SA[1]~reg0 ; C25M ; C25M ; 1.000 ; 0.000 ; 8.442 ;
; -7.769 ; REGEN ; AddrIncH ; C25M ; C25M ; 1.000 ; 0.000 ; 8.436 ;
; -7.762 ; IS.state_bit_1 ; SA[4]~reg0 ; C25M ; C25M ; 1.000 ; 0.000 ; 8.429 ;
; -7.760 ; IS.state_bit_1 ; SA[3]~reg0 ; C25M ; C25M ; 1.000 ; 0.000 ; 8.427 ;
; -7.741 ; LS[8] ; IS.state_bit_0 ; C25M ; C25M ; 1.000 ; 0.000 ; 8.408 ;
; -7.706 ; PS[3] ; SA[8]~reg0 ; C25M ; C25M ; 1.000 ; 0.000 ; 8.373 ;
; -7.704 ; LS[7] ; IS.state_bit_0 ; C25M ; C25M ; 1.000 ; 0.000 ; 8.371 ;
; -7.680 ; IS.state_bit_1 ; SA[0]~reg0 ; C25M ; C25M ; 1.000 ; 0.000 ; 8.347 ;
; -7.668 ; PS[0] ; SA[1]~reg0 ; C25M ; C25M ; 1.000 ; 0.000 ; 8.335 ;
; -7.662 ; PS[3] ; SA[6]~reg0 ; C25M ; C25M ; 1.000 ; 0.000 ; 8.329 ;
; -7.654 ; PS[3] ; SA[7]~reg0 ; C25M ; C25M ; 1.000 ; 0.000 ; 8.321 ;
; -7.645 ; PS[1] ; REGEN ; C25M ; C25M ; 1.000 ; 0.000 ; 8.312 ;
; -7.643 ; REGEN ; Addr[23] ; C25M ; C25M ; 1.000 ; 0.000 ; 8.310 ;
; -7.643 ; REGEN ; Addr[16] ; C25M ; C25M ; 1.000 ; 0.000 ; 8.310 ;
; -7.643 ; REGEN ; Addr[17] ; C25M ; C25M ; 1.000 ; 0.000 ; 8.310 ;
; -7.643 ; REGEN ; Addr[18] ; C25M ; C25M ; 1.000 ; 0.000 ; 8.310 ;
; -7.643 ; REGEN ; Addr[19] ; C25M ; C25M ; 1.000 ; 0.000 ; 8.310 ;
; -7.643 ; REGEN ; Addr[20] ; C25M ; C25M ; 1.000 ; 0.000 ; 8.310 ;
; -7.643 ; REGEN ; Addr[21] ; C25M ; C25M ; 1.000 ; 0.000 ; 8.310 ;
; -7.643 ; REGEN ; Addr[22] ; C25M ; C25M ; 1.000 ; 0.000 ; 8.310 ;
; -7.642 ; LS[1] ; IS.state_bit_0 ; C25M ; C25M ; 1.000 ; 0.000 ; 8.309 ;
+--------+----------------+----------------+--------------+-------------+--------------+------------+------------+
+--------------------------------------------------------------------------------------------------------+
; Setup: 'PHI0' ;
+--------+-----------+-------------+--------------+-------------+--------------+------------+------------+
; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
+--------+-----------+-------------+--------------+-------------+--------------+------------+------------+
; -0.425 ; Addr[23] ; RAMSpecSELr ; C25M ; PHI0 ; 1.000 ; 2.778 ; 3.870 ;
; -0.265 ; REGEN ; RAMSpecSELr ; C25M ; PHI0 ; 1.000 ; 2.778 ; 3.710 ;
; 0.296 ; IOROMEN ; ROMSpecRDr ; C25M ; PHI0 ; 1.000 ; 2.778 ; 3.149 ;
; 0.609 ; SetFWr[0] ; RAMSpecSELr ; C25M ; PHI0 ; 1.000 ; 2.778 ; 2.836 ;
; 0.694 ; SetFWr[1] ; RAMSpecSELr ; C25M ; PHI0 ; 1.000 ; 2.778 ; 2.751 ;
+--------+-----------+-------------+--------------+-------------+--------------+------------+------------+
+--------------------------------------------------------------------------------------------------------+
; Hold: 'PHI0' ;
+--------+-----------+-------------+--------------+-------------+--------------+------------+------------+
; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
+--------+-----------+-------------+--------------+-------------+--------------+------------+------------+
; -0.248 ; SetFWr[1] ; RAMSpecSELr ; C25M ; PHI0 ; 0.000 ; 2.778 ; 2.751 ;
; -0.163 ; SetFWr[0] ; RAMSpecSELr ; C25M ; PHI0 ; 0.000 ; 2.778 ; 2.836 ;
; 0.150 ; IOROMEN ; ROMSpecRDr ; C25M ; PHI0 ; 0.000 ; 2.778 ; 3.149 ;
; 0.711 ; REGEN ; RAMSpecSELr ; C25M ; PHI0 ; 0.000 ; 2.778 ; 3.710 ;
; 0.871 ; Addr[23] ; RAMSpecSELr ; C25M ; PHI0 ; 0.000 ; 2.778 ; 3.870 ;
+--------+-----------+-------------+--------------+-------------+--------------+------------+------------+
+---------------------------------------------------------------------------------------------------------------+
; Hold: 'C25M' ;
+-------+----------------+----------------+--------------+-------------+--------------+------------+------------+
; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
+-------+----------------+----------------+--------------+-------------+--------------+------------+------------+
; 1.400 ; WRD[7] ; WRD[7] ; C25M ; C25M ; 0.000 ; 0.000 ; 1.621 ;
; 1.411 ; WRD[4] ; WRD[4] ; C25M ; C25M ; 0.000 ; 0.000 ; 1.632 ;
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+-------+----------------+----------------+--------------+-------------+--------------+------------+------------+
+-----------------------------------------------------------------------------------------------------+
; Recovery: 'C25M' ;
+--------+-----------+----------+--------------+-------------+--------------+------------+------------+
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+--------+-----------+----------+--------------+-------------+--------------+------------+------------+
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+--------+-----------+----------+--------------+-------------+--------------+------------+------------+
+----------------------------------------------------------------------------------------------------+
; Removal: 'C25M' ;
+-------+-----------+----------+--------------+-------------+--------------+------------+------------+
; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
+-------+-----------+----------+--------------+-------------+--------------+------------+------------+
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; 4.858 ; nRESr ; Addr[1] ; C25M ; C25M ; 0.000 ; 0.000 ; 5.079 ;
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; 4.858 ; nRESr ; Bank ; C25M ; C25M ; 0.000 ; 0.000 ; 5.079 ;
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; 4.858 ; nRESr ; Addr[22] ; C25M ; C25M ; 0.000 ; 0.000 ; 5.079 ;
; 4.858 ; nRESr ; REGEN ; C25M ; C25M ; 0.000 ; 0.000 ; 5.079 ;
; 4.858 ; nRESr ; AddrIncH ; C25M ; C25M ; 0.000 ; 0.000 ; 5.079 ;
; 4.858 ; nRESr ; AddrIncM ; C25M ; C25M ; 0.000 ; 0.000 ; 5.079 ;
; 4.858 ; nRESr ; AddrIncL ; C25M ; C25M ; 0.000 ; 0.000 ; 5.079 ;
+-------+-----------+----------+--------------+-------------+--------------+------------+------------+
+-------------------------------------------------------------------------------------------------+
; Minimum Pulse Width: 'C25M' ;
+--------+--------------+----------------+------------------+-------+------------+----------------+
; Slack ; Actual Width ; Required Width ; Type ; Clock ; Clock Edge ; Target ;
+--------+--------------+----------------+------------------+-------+------------+----------------+
; -2.289 ; 1.000 ; 3.289 ; Port Rate ; C25M ; Rise ; C25M ;
; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; C25M ; Rise ; AddrIncH ;
; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; C25M ; Rise ; AddrIncH ;
; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; C25M ; Rise ; AddrIncL ;
; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; C25M ; Rise ; AddrIncL ;
; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; C25M ; Rise ; AddrIncM ;
; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; C25M ; Rise ; AddrIncM ;
; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; C25M ; Rise ; Addr[0] ;
; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; C25M ; Rise ; Addr[0] ;
; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; C25M ; Rise ; Addr[10] ;
; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; C25M ; Rise ; Addr[10] ;
; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; C25M ; Rise ; Addr[11] ;
; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; C25M ; Rise ; Addr[11] ;
; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; C25M ; Rise ; Addr[12] ;
; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; C25M ; Rise ; Addr[12] ;
; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; C25M ; Rise ; Addr[13] ;
; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; C25M ; Rise ; Addr[13] ;
; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; C25M ; Rise ; Addr[14] ;
; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; C25M ; Rise ; Addr[14] ;
; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; C25M ; Rise ; Addr[15] ;
; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; C25M ; Rise ; Addr[15] ;
; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; C25M ; Rise ; Addr[16] ;
; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; C25M ; Rise ; Addr[16] ;
; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; C25M ; Rise ; Addr[17] ;
; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; C25M ; Rise ; Addr[17] ;
; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; C25M ; Rise ; Addr[18] ;
; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; C25M ; Rise ; Addr[18] ;
; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; C25M ; Rise ; Addr[19] ;
; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; C25M ; Rise ; Addr[19] ;
; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; C25M ; Rise ; Addr[1] ;
; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; C25M ; Rise ; Addr[1] ;
; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; C25M ; Rise ; Addr[20] ;
; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; C25M ; Rise ; Addr[20] ;
; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; C25M ; Rise ; Addr[21] ;
; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; C25M ; Rise ; Addr[21] ;
; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; C25M ; Rise ; Addr[22] ;
; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; C25M ; Rise ; Addr[22] ;
; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; C25M ; Rise ; Addr[23] ;
; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; C25M ; Rise ; Addr[23] ;
; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; C25M ; Rise ; Addr[2] ;
; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; C25M ; Rise ; Addr[2] ;
; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; C25M ; Rise ; Addr[3] ;
; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; C25M ; Rise ; Addr[3] ;
; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; C25M ; Rise ; Addr[4] ;
; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; C25M ; Rise ; Addr[4] ;
; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; C25M ; Rise ; Addr[5] ;
; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; C25M ; Rise ; Addr[5] ;
; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; C25M ; Rise ; Addr[6] ;
; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; C25M ; Rise ; Addr[6] ;
; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; C25M ; Rise ; Addr[7] ;
; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; C25M ; Rise ; Addr[7] ;
; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; C25M ; Rise ; Addr[8] ;
; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; C25M ; Rise ; Addr[8] ;
; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; C25M ; Rise ; Addr[9] ;
; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; C25M ; Rise ; Addr[9] ;
; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; C25M ; Rise ; Bank ;
; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; C25M ; Rise ; Bank ;
; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; C25M ; Rise ; DQMH~reg0 ;
; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; C25M ; Rise ; DQMH~reg0 ;
; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; C25M ; Rise ; DQML~reg0 ;
; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; C25M ; Rise ; DQML~reg0 ;
; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; C25M ; Rise ; FCKOE ;
; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; C25M ; Rise ; FCKOE ;
; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; C25M ; Rise ; FCKout ;
; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; C25M ; Rise ; FCKout ;
; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; C25M ; Rise ; FCS ;
; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; C25M ; Rise ; FCS ;
; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; C25M ; Rise ; IOROMEN ;
; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; C25M ; Rise ; IOROMEN ;
; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; C25M ; Rise ; IS.state_bit_0 ;
; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; C25M ; Rise ; IS.state_bit_0 ;
; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; C25M ; Rise ; IS.state_bit_1 ;
; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; C25M ; Rise ; IS.state_bit_1 ;
; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; C25M ; Rise ; IS.state_bit_2 ;
; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; C25M ; Rise ; IS.state_bit_2 ;
; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; C25M ; Rise ; LS[0] ;
; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; C25M ; Rise ; LS[0] ;
; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; C25M ; Rise ; LS[10] ;
; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; C25M ; Rise ; LS[10] ;
; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; C25M ; Rise ; LS[11] ;
; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; C25M ; Rise ; LS[11] ;
; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; C25M ; Rise ; LS[12] ;
; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; C25M ; Rise ; LS[12] ;
; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; C25M ; Rise ; LS[13] ;
; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; C25M ; Rise ; LS[13] ;
; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; C25M ; Rise ; LS[1] ;
; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; C25M ; Rise ; LS[1] ;
; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; C25M ; Rise ; LS[2] ;
; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; C25M ; Rise ; LS[2] ;
; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; C25M ; Rise ; LS[3] ;
; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; C25M ; Rise ; LS[3] ;
; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; C25M ; Rise ; LS[4] ;
; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; C25M ; Rise ; LS[4] ;
; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; C25M ; Rise ; LS[5] ;
; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; C25M ; Rise ; LS[5] ;
; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; C25M ; Rise ; LS[6] ;
; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; C25M ; Rise ; LS[6] ;
; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; C25M ; Rise ; LS[7] ;
; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; C25M ; Rise ; LS[7] ;
; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; C25M ; Rise ; LS[8] ;
+--------+--------------+----------------+------------------+-------+------------+----------------+
+--------------------------------------------------------------------------------------------------+
; Minimum Pulse Width: 'PHI0' ;
+--------+--------------+----------------+------------------+-------+------------+-----------------+
; Slack ; Actual Width ; Required Width ; Type ; Clock ; Clock Edge ; Target ;
+--------+--------------+----------------+------------------+-------+------------+-----------------+
; -2.289 ; 1.000 ; 3.289 ; Port Rate ; PHI0 ; Rise ; PHI0 ;
; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; PHI0 ; Rise ; RAMSpecSELr ;
; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; PHI0 ; Rise ; RAMSpecSELr ;
; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; PHI0 ; Rise ; ROMSpecRDr ;
; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; PHI0 ; Rise ; ROMSpecRDr ;
; 0.234 ; 0.500 ; 0.266 ; High Pulse Width ; PHI0 ; Rise ; nWEr ;
; 0.234 ; 0.500 ; 0.266 ; Low Pulse Width ; PHI0 ; Rise ; nWEr ;
; 0.500 ; 0.500 ; 0.000 ; High Pulse Width ; PHI0 ; Rise ; PHI0|combout ;
; 0.500 ; 0.500 ; 0.000 ; Low Pulse Width ; PHI0 ; Rise ; PHI0|combout ;
; 0.500 ; 0.500 ; 0.000 ; High Pulse Width ; PHI0 ; Rise ; RAMSpecSELr|clk ;
; 0.500 ; 0.500 ; 0.000 ; Low Pulse Width ; PHI0 ; Rise ; RAMSpecSELr|clk ;
; 0.500 ; 0.500 ; 0.000 ; High Pulse Width ; PHI0 ; Rise ; ROMSpecRDr|clk ;
; 0.500 ; 0.500 ; 0.000 ; Low Pulse Width ; PHI0 ; Rise ; ROMSpecRDr|clk ;
; 0.500 ; 0.500 ; 0.000 ; High Pulse Width ; PHI0 ; Rise ; nWEr|clk ;
; 0.500 ; 0.500 ; 0.000 ; Low Pulse Width ; PHI0 ; Rise ; nWEr|clk ;
+--------+--------------+----------------+------------------+-------+------------+-----------------+
+-------------------------------------------------------------------------+
; Setup Times ;
+-----------+------------+--------+--------+------------+-----------------+
; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ;
+-----------+------------+--------+--------+------------+-----------------+
; MISO ; C25M ; 4.236 ; 4.236 ; Rise ; C25M ;
; MOSI ; C25M ; 4.174 ; 4.174 ; Rise ; C25M ;
; PHI0 ; C25M ; 2.780 ; 2.780 ; Rise ; C25M ;
; RA[*] ; C25M ; 13.704 ; 13.704 ; Rise ; C25M ;
; RA[0] ; C25M ; 9.040 ; 9.040 ; Rise ; C25M ;
; RA[1] ; C25M ; 10.111 ; 10.111 ; Rise ; C25M ;
; RA[2] ; C25M ; 11.221 ; 11.221 ; Rise ; C25M ;
; RA[3] ; C25M ; 11.322 ; 11.322 ; Rise ; C25M ;
; RA[4] ; C25M ; 6.069 ; 6.069 ; Rise ; C25M ;
; RA[5] ; C25M ; 5.790 ; 5.790 ; Rise ; C25M ;
; RA[6] ; C25M ; 7.139 ; 7.139 ; Rise ; C25M ;
; RA[7] ; C25M ; 10.088 ; 10.088 ; Rise ; C25M ;
; RA[8] ; C25M ; 13.349 ; 13.349 ; Rise ; C25M ;
; RA[9] ; C25M ; 13.704 ; 13.704 ; Rise ; C25M ;
; RA[10] ; C25M ; 12.357 ; 12.357 ; Rise ; C25M ;
; RA[11] ; C25M ; 12.145 ; 12.145 ; Rise ; C25M ;
; RA[12] ; C25M ; 12.246 ; 12.246 ; Rise ; C25M ;
; RA[13] ; C25M ; 11.874 ; 11.874 ; Rise ; C25M ;
; RA[14] ; C25M ; 12.544 ; 12.544 ; Rise ; C25M ;
; RA[15] ; C25M ; 11.995 ; 11.995 ; Rise ; C25M ;
; RD[*] ; C25M ; 6.903 ; 6.903 ; Rise ; C25M ;
; RD[0] ; C25M ; 4.401 ; 4.401 ; Rise ; C25M ;
; RD[1] ; C25M ; 4.653 ; 4.653 ; Rise ; C25M ;
; RD[2] ; C25M ; 3.968 ; 3.968 ; Rise ; C25M ;
; RD[3] ; C25M ; 4.146 ; 4.146 ; Rise ; C25M ;
; RD[4] ; C25M ; 4.101 ; 4.101 ; Rise ; C25M ;
; RD[5] ; C25M ; 4.868 ; 4.868 ; Rise ; C25M ;
; RD[6] ; C25M ; 4.516 ; 4.516 ; Rise ; C25M ;
; RD[7] ; C25M ; 6.903 ; 6.903 ; Rise ; C25M ;
; SD[*] ; C25M ; 5.643 ; 5.643 ; Rise ; C25M ;
; SD[0] ; C25M ; 4.467 ; 4.467 ; Rise ; C25M ;
; SD[1] ; C25M ; 5.643 ; 5.643 ; Rise ; C25M ;
; SD[2] ; C25M ; 3.772 ; 3.772 ; Rise ; C25M ;
; SD[3] ; C25M ; 3.824 ; 3.824 ; Rise ; C25M ;
; SD[4] ; C25M ; 4.593 ; 4.593 ; Rise ; C25M ;
; SD[5] ; C25M ; 4.266 ; 4.266 ; Rise ; C25M ;
; SD[6] ; C25M ; 3.851 ; 3.851 ; Rise ; C25M ;
; SD[7] ; C25M ; 3.789 ; 3.789 ; Rise ; C25M ;
; SetFW[*] ; C25M ; 3.175 ; 3.175 ; Rise ; C25M ;
; SetFW[0] ; C25M ; 2.614 ; 2.614 ; Rise ; C25M ;
; SetFW[1] ; C25M ; 3.175 ; 3.175 ; Rise ; C25M ;
; nDEVSEL ; C25M ; 8.361 ; 8.361 ; Rise ; C25M ;
; nIOSEL ; C25M ; 6.803 ; 6.803 ; Rise ; C25M ;
; nRES ; C25M ; 3.239 ; 3.239 ; Rise ; C25M ;
; RA[*] ; PHI0 ; 6.165 ; 6.165 ; Rise ; PHI0 ;
; RA[0] ; PHI0 ; 3.454 ; 3.454 ; Rise ; PHI0 ;
; RA[1] ; PHI0 ; 2.966 ; 2.966 ; Rise ; PHI0 ;
; RA[2] ; PHI0 ; 4.328 ; 4.328 ; Rise ; PHI0 ;
; RA[3] ; PHI0 ; 4.429 ; 4.429 ; Rise ; PHI0 ;
; RA[7] ; PHI0 ; 2.549 ; 2.549 ; Rise ; PHI0 ;
; RA[8] ; PHI0 ; 5.810 ; 5.810 ; Rise ; PHI0 ;
; RA[9] ; PHI0 ; 6.165 ; 6.165 ; Rise ; PHI0 ;
; RA[10] ; PHI0 ; 4.818 ; 4.818 ; Rise ; PHI0 ;
; RA[11] ; PHI0 ; 4.606 ; 4.606 ; Rise ; PHI0 ;
; RA[12] ; PHI0 ; 4.707 ; 4.707 ; Rise ; PHI0 ;
; RA[13] ; PHI0 ; 4.335 ; 4.335 ; Rise ; PHI0 ;
; RA[14] ; PHI0 ; 5.005 ; 5.005 ; Rise ; PHI0 ;
; RA[15] ; PHI0 ; 4.456 ; 4.456 ; Rise ; PHI0 ;
; nWE ; PHI0 ; 1.098 ; 1.098 ; Rise ; PHI0 ;
+-----------+------------+--------+--------+------------+-----------------+
+-------------------------------------------------------------------------+
; Hold Times ;
+-----------+------------+--------+--------+------------+-----------------+
; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ;
+-----------+------------+--------+--------+------------+-----------------+
; MISO ; C25M ; -3.682 ; -3.682 ; Rise ; C25M ;
; MOSI ; C25M ; -3.620 ; -3.620 ; Rise ; C25M ;
; PHI0 ; C25M ; -2.226 ; -2.226 ; Rise ; C25M ;
; RA[*] ; C25M ; -3.852 ; -3.852 ; Rise ; C25M ;
; RA[0] ; C25M ; -4.647 ; -4.647 ; Rise ; C25M ;
; RA[1] ; C25M ; -4.783 ; -4.783 ; Rise ; C25M ;
; RA[2] ; C25M ; -4.332 ; -4.332 ; Rise ; C25M ;
; RA[3] ; C25M ; -3.852 ; -3.852 ; Rise ; C25M ;
; RA[4] ; C25M ; -5.515 ; -5.515 ; Rise ; C25M ;
; RA[5] ; C25M ; -5.236 ; -5.236 ; Rise ; C25M ;
; RA[6] ; C25M ; -6.585 ; -6.585 ; Rise ; C25M ;
; RA[7] ; C25M ; -4.632 ; -4.632 ; Rise ; C25M ;
; RA[8] ; C25M ; -4.901 ; -4.901 ; Rise ; C25M ;
; RA[9] ; C25M ; -5.857 ; -5.857 ; Rise ; C25M ;
; RA[10] ; C25M ; -5.398 ; -5.398 ; Rise ; C25M ;
; RA[11] ; C25M ; -4.066 ; -4.066 ; Rise ; C25M ;
; RA[12] ; C25M ; -9.038 ; -9.038 ; Rise ; C25M ;
; RA[13] ; C25M ; -8.666 ; -8.666 ; Rise ; C25M ;
; RA[14] ; C25M ; -9.336 ; -9.336 ; Rise ; C25M ;
; RA[15] ; C25M ; -8.787 ; -8.787 ; Rise ; C25M ;
; RD[*] ; C25M ; -2.106 ; -2.106 ; Rise ; C25M ;
; RD[0] ; C25M ; -2.689 ; -2.689 ; Rise ; C25M ;
; RD[1] ; C25M ; -2.558 ; -2.558 ; Rise ; C25M ;
; RD[2] ; C25M ; -2.686 ; -2.686 ; Rise ; C25M ;
; RD[3] ; C25M ; -2.620 ; -2.620 ; Rise ; C25M ;
; RD[4] ; C25M ; -2.645 ; -2.645 ; Rise ; C25M ;
; RD[5] ; C25M ; -2.677 ; -2.677 ; Rise ; C25M ;
; RD[6] ; C25M ; -2.106 ; -2.106 ; Rise ; C25M ;
; RD[7] ; C25M ; -2.154 ; -2.154 ; Rise ; C25M ;
; SD[*] ; C25M ; -3.218 ; -3.218 ; Rise ; C25M ;
; SD[0] ; C25M ; -3.913 ; -3.913 ; Rise ; C25M ;
; SD[1] ; C25M ; -5.089 ; -5.089 ; Rise ; C25M ;
; SD[2] ; C25M ; -3.218 ; -3.218 ; Rise ; C25M ;
; SD[3] ; C25M ; -3.270 ; -3.270 ; Rise ; C25M ;
; SD[4] ; C25M ; -4.039 ; -4.039 ; Rise ; C25M ;
; SD[5] ; C25M ; -3.712 ; -3.712 ; Rise ; C25M ;
; SD[6] ; C25M ; -3.297 ; -3.297 ; Rise ; C25M ;
; SD[7] ; C25M ; -3.235 ; -3.235 ; Rise ; C25M ;
; SetFW[*] ; C25M ; -2.060 ; -2.060 ; Rise ; C25M ;
; SetFW[0] ; C25M ; -2.060 ; -2.060 ; Rise ; C25M ;
; SetFW[1] ; C25M ; -2.621 ; -2.621 ; Rise ; C25M ;
; nDEVSEL ; C25M ; -2.931 ; -2.931 ; Rise ; C25M ;
; nIOSEL ; C25M ; -6.016 ; -6.016 ; Rise ; C25M ;
; nRES ; C25M ; -2.685 ; -2.685 ; Rise ; C25M ;
; RA[*] ; PHI0 ; -0.955 ; -0.955 ; Rise ; PHI0 ;
; RA[0] ; PHI0 ; -2.900 ; -2.900 ; Rise ; PHI0 ;
; RA[1] ; PHI0 ; -2.412 ; -2.412 ; Rise ; PHI0 ;
; RA[2] ; PHI0 ; -3.774 ; -3.774 ; Rise ; PHI0 ;
; RA[3] ; PHI0 ; -3.875 ; -3.875 ; Rise ; PHI0 ;
; RA[7] ; PHI0 ; -1.995 ; -1.995 ; Rise ; PHI0 ;
; RA[8] ; PHI0 ; -2.159 ; -2.159 ; Rise ; PHI0 ;
; RA[9] ; PHI0 ; -2.514 ; -2.514 ; Rise ; PHI0 ;
; RA[10] ; PHI0 ; -1.167 ; -1.167 ; Rise ; PHI0 ;
; RA[11] ; PHI0 ; -0.955 ; -0.955 ; Rise ; PHI0 ;
; RA[12] ; PHI0 ; -3.055 ; -3.055 ; Rise ; PHI0 ;
; RA[13] ; PHI0 ; -2.683 ; -2.683 ; Rise ; PHI0 ;
; RA[14] ; PHI0 ; -3.353 ; -3.353 ; Rise ; PHI0 ;
; RA[15] ; PHI0 ; -2.804 ; -2.804 ; Rise ; PHI0 ;
; nWE ; PHI0 ; -0.009 ; -0.009 ; Rise ; PHI0 ;
+-----------+------------+--------+--------+------------+-----------------+
+-------------------------------------------------------------------------+
; Clock to Output Times ;
+-----------+------------+--------+--------+------------+-----------------+
; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ;
+-----------+------------+--------+--------+------------+-----------------+
; DQMH ; C25M ; 9.305 ; 9.305 ; Rise ; C25M ;
; DQML ; C25M ; 9.483 ; 9.483 ; Rise ; C25M ;
; FCK ; C25M ; 9.008 ; 9.008 ; Rise ; C25M ;
; MOSI ; C25M ; 8.844 ; 8.844 ; Rise ; C25M ;
; RCKE ; C25M ; 9.013 ; 9.013 ; Rise ; C25M ;
; RD[*] ; C25M ; 9.287 ; 9.287 ; Rise ; C25M ;
; RD[0] ; C25M ; 8.456 ; 8.456 ; Rise ; C25M ;
; RD[1] ; C25M ; 8.246 ; 8.246 ; Rise ; C25M ;
; RD[2] ; C25M ; 8.212 ; 8.212 ; Rise ; C25M ;
; RD[3] ; C25M ; 8.920 ; 8.920 ; Rise ; C25M ;
; RD[4] ; C25M ; 8.200 ; 8.200 ; Rise ; C25M ;
; RD[5] ; C25M ; 8.222 ; 8.222 ; Rise ; C25M ;
; RD[6] ; C25M ; 8.841 ; 8.841 ; Rise ; C25M ;
; RD[7] ; C25M ; 9.287 ; 9.287 ; Rise ; C25M ;
; RDdir ; C25M ; 13.847 ; 13.847 ; Rise ; C25M ;
; SA[*] ; C25M ; 9.270 ; 9.270 ; Rise ; C25M ;
; SA[0] ; C25M ; 8.917 ; 8.917 ; Rise ; C25M ;
; SA[1] ; C25M ; 8.665 ; 8.665 ; Rise ; C25M ;
; SA[2] ; C25M ; 9.270 ; 9.270 ; Rise ; C25M ;
; SA[3] ; C25M ; 8.223 ; 8.223 ; Rise ; C25M ;
; SA[4] ; C25M ; 8.244 ; 8.244 ; Rise ; C25M ;
; SA[5] ; C25M ; 8.115 ; 8.115 ; Rise ; C25M ;
; SA[6] ; C25M ; 8.104 ; 8.104 ; Rise ; C25M ;
; SA[7] ; C25M ; 8.114 ; 8.114 ; Rise ; C25M ;
; SA[8] ; C25M ; 8.229 ; 8.229 ; Rise ; C25M ;
; SA[9] ; C25M ; 8.975 ; 8.975 ; Rise ; C25M ;
; SA[10] ; C25M ; 6.951 ; 6.951 ; Rise ; C25M ;
; SA[11] ; C25M ; 8.922 ; 8.922 ; Rise ; C25M ;
; SA[12] ; C25M ; 8.773 ; 8.773 ; Rise ; C25M ;
; SBA[*] ; C25M ; 8.182 ; 8.182 ; Rise ; C25M ;
; SBA[0] ; C25M ; 8.182 ; 8.182 ; Rise ; C25M ;
; SBA[1] ; C25M ; 6.923 ; 6.923 ; Rise ; C25M ;
; SD[*] ; C25M ; 9.179 ; 9.179 ; Rise ; C25M ;
; SD[0] ; C25M ; 6.937 ; 6.937 ; Rise ; C25M ;
; SD[1] ; C25M ; 9.179 ; 9.179 ; Rise ; C25M ;
; SD[2] ; C25M ; 7.562 ; 7.562 ; Rise ; C25M ;
; SD[3] ; C25M ; 7.576 ; 7.576 ; Rise ; C25M ;
; SD[4] ; C25M ; 8.135 ; 8.135 ; Rise ; C25M ;
; SD[5] ; C25M ; 6.944 ; 6.944 ; Rise ; C25M ;
; SD[6] ; C25M ; 7.570 ; 7.570 ; Rise ; C25M ;
; SD[7] ; C25M ; 7.556 ; 7.556 ; Rise ; C25M ;
; nCAS ; C25M ; 8.431 ; 8.431 ; Rise ; C25M ;
; nFCS ; C25M ; 8.772 ; 8.772 ; Rise ; C25M ;
; nRAS ; C25M ; 8.114 ; 8.114 ; Rise ; C25M ;
; nRCS ; C25M ; 9.195 ; 9.195 ; Rise ; C25M ;
; nRESout ; C25M ; 8.037 ; 8.037 ; Rise ; C25M ;
; nSWE ; C25M ; 8.335 ; 8.335 ; Rise ; C25M ;
; RDdir ; PHI0 ; 11.354 ; 11.354 ; Rise ; PHI0 ;
; RDdir ; PHI0 ; 11.354 ; 11.354 ; Fall ; PHI0 ;
+-----------+------------+--------+--------+------------+-----------------+
+-------------------------------------------------------------------------+
; Minimum Clock to Output Times ;
+-----------+------------+--------+--------+------------+-----------------+
; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ;
+-----------+------------+--------+--------+------------+-----------------+
; DQMH ; C25M ; 9.305 ; 9.305 ; Rise ; C25M ;
; DQML ; C25M ; 9.483 ; 9.483 ; Rise ; C25M ;
; FCK ; C25M ; 9.008 ; 9.008 ; Rise ; C25M ;
; MOSI ; C25M ; 8.844 ; 8.844 ; Rise ; C25M ;
; RCKE ; C25M ; 9.013 ; 9.013 ; Rise ; C25M ;
; RD[*] ; C25M ; 8.200 ; 8.200 ; Rise ; C25M ;
; RD[0] ; C25M ; 8.456 ; 8.456 ; Rise ; C25M ;
; RD[1] ; C25M ; 8.246 ; 8.246 ; Rise ; C25M ;
; RD[2] ; C25M ; 8.212 ; 8.212 ; Rise ; C25M ;
; RD[3] ; C25M ; 8.920 ; 8.920 ; Rise ; C25M ;
; RD[4] ; C25M ; 8.200 ; 8.200 ; Rise ; C25M ;
; RD[5] ; C25M ; 8.222 ; 8.222 ; Rise ; C25M ;
; RD[6] ; C25M ; 8.841 ; 8.841 ; Rise ; C25M ;
; RD[7] ; C25M ; 9.287 ; 9.287 ; Rise ; C25M ;
; RDdir ; C25M ; 11.009 ; 11.009 ; Rise ; C25M ;
; SA[*] ; C25M ; 6.951 ; 6.951 ; Rise ; C25M ;
; SA[0] ; C25M ; 8.917 ; 8.917 ; Rise ; C25M ;
; SA[1] ; C25M ; 8.665 ; 8.665 ; Rise ; C25M ;
; SA[2] ; C25M ; 9.270 ; 9.270 ; Rise ; C25M ;
; SA[3] ; C25M ; 8.223 ; 8.223 ; Rise ; C25M ;
; SA[4] ; C25M ; 8.244 ; 8.244 ; Rise ; C25M ;
; SA[5] ; C25M ; 8.115 ; 8.115 ; Rise ; C25M ;
; SA[6] ; C25M ; 8.104 ; 8.104 ; Rise ; C25M ;
; SA[7] ; C25M ; 8.114 ; 8.114 ; Rise ; C25M ;
; SA[8] ; C25M ; 8.229 ; 8.229 ; Rise ; C25M ;
; SA[9] ; C25M ; 8.975 ; 8.975 ; Rise ; C25M ;
; SA[10] ; C25M ; 6.951 ; 6.951 ; Rise ; C25M ;
; SA[11] ; C25M ; 8.922 ; 8.922 ; Rise ; C25M ;
; SA[12] ; C25M ; 8.773 ; 8.773 ; Rise ; C25M ;
; SBA[*] ; C25M ; 6.923 ; 6.923 ; Rise ; C25M ;
; SBA[0] ; C25M ; 8.182 ; 8.182 ; Rise ; C25M ;
; SBA[1] ; C25M ; 6.923 ; 6.923 ; Rise ; C25M ;
; SD[*] ; C25M ; 6.937 ; 6.937 ; Rise ; C25M ;
; SD[0] ; C25M ; 6.937 ; 6.937 ; Rise ; C25M ;
; SD[1] ; C25M ; 9.179 ; 9.179 ; Rise ; C25M ;
; SD[2] ; C25M ; 7.562 ; 7.562 ; Rise ; C25M ;
; SD[3] ; C25M ; 7.576 ; 7.576 ; Rise ; C25M ;
; SD[4] ; C25M ; 8.135 ; 8.135 ; Rise ; C25M ;
; SD[5] ; C25M ; 6.944 ; 6.944 ; Rise ; C25M ;
; SD[6] ; C25M ; 7.570 ; 7.570 ; Rise ; C25M ;
; SD[7] ; C25M ; 7.556 ; 7.556 ; Rise ; C25M ;
; nCAS ; C25M ; 8.431 ; 8.431 ; Rise ; C25M ;
; nFCS ; C25M ; 8.772 ; 8.772 ; Rise ; C25M ;
; nRAS ; C25M ; 8.114 ; 8.114 ; Rise ; C25M ;
; nRCS ; C25M ; 9.195 ; 9.195 ; Rise ; C25M ;
; nRESout ; C25M ; 8.037 ; 8.037 ; Rise ; C25M ;
; nSWE ; C25M ; 8.335 ; 8.335 ; Rise ; C25M ;
; RDdir ; PHI0 ; 11.354 ; 11.354 ; Rise ; PHI0 ;
; RDdir ; PHI0 ; 11.354 ; 11.354 ; Fall ; PHI0 ;
+-----------+------------+--------+--------+------------+-----------------+
+------------------------------------------------------+
; Propagation Delay ;
+------------+-------------+--------+----+----+--------+
; Input Port ; Output Port ; RR ; RF ; FR ; FF ;
+------------+-------------+--------+----+----+--------+
; DMAin ; DMAout ; 8.420 ; ; ; 8.420 ;
; INTin ; INTout ; 8.852 ; ; ; 8.852 ;
; nDEVSEL ; RD[0] ; 13.908 ; ; ; 13.908 ;
; nDEVSEL ; RD[1] ; 13.908 ; ; ; 13.908 ;
; nDEVSEL ; RD[2] ; 13.908 ; ; ; 13.908 ;
; nDEVSEL ; RD[3] ; 13.908 ; ; ; 13.908 ;
; nDEVSEL ; RD[4] ; 13.908 ; ; ; 13.908 ;
; nDEVSEL ; RD[5] ; 13.908 ; ; ; 13.908 ;
; nDEVSEL ; RD[6] ; 13.954 ; ; ; 13.954 ;
; nDEVSEL ; RD[7] ; 13.954 ; ; ; 13.954 ;
; nDEVSEL ; RDdir ; 15.512 ; ; ; 15.512 ;
; nIOSEL ; RD[0] ; 13.721 ; ; ; 13.721 ;
; nIOSEL ; RD[1] ; 13.721 ; ; ; 13.721 ;
; nIOSEL ; RD[2] ; 13.721 ; ; ; 13.721 ;
; nIOSEL ; RD[3] ; 13.721 ; ; ; 13.721 ;
; nIOSEL ; RD[4] ; 13.721 ; ; ; 13.721 ;
; nIOSEL ; RD[5] ; 13.721 ; ; ; 13.721 ;
; nIOSEL ; RD[6] ; 13.767 ; ; ; 13.767 ;
; nIOSEL ; RD[7] ; 13.767 ; ; ; 13.767 ;
; nIOSEL ; RDdir ; 15.325 ; ; ; 15.325 ;
; nIOSTRB ; RD[0] ; 13.574 ; ; ; 13.574 ;
; nIOSTRB ; RD[1] ; 13.574 ; ; ; 13.574 ;
; nIOSTRB ; RD[2] ; 13.574 ; ; ; 13.574 ;
; nIOSTRB ; RD[3] ; 13.574 ; ; ; 13.574 ;
; nIOSTRB ; RD[4] ; 13.574 ; ; ; 13.574 ;
; nIOSTRB ; RD[5] ; 13.574 ; ; ; 13.574 ;
; nIOSTRB ; RD[6] ; 13.620 ; ; ; 13.620 ;
; nIOSTRB ; RD[7] ; 13.620 ; ; ; 13.620 ;
; nIOSTRB ; RDdir ; 15.178 ; ; ; 15.178 ;
; nWE ; RD[0] ; 10.209 ; ; ; 10.209 ;
; nWE ; RD[1] ; 10.209 ; ; ; 10.209 ;
; nWE ; RD[2] ; 10.209 ; ; ; 10.209 ;
; nWE ; RD[3] ; 10.209 ; ; ; 10.209 ;
; nWE ; RD[4] ; 10.209 ; ; ; 10.209 ;
; nWE ; RD[5] ; 10.209 ; ; ; 10.209 ;
; nWE ; RD[6] ; 10.255 ; ; ; 10.255 ;
; nWE ; RD[7] ; 10.255 ; ; ; 10.255 ;
; nWE ; RDdir ; 11.813 ; ; ; 11.813 ;
+------------+-------------+--------+----+----+--------+
+------------------------------------------------------+
; Minimum Propagation Delay ;
+------------+-------------+--------+----+----+--------+
; Input Port ; Output Port ; RR ; RF ; FR ; FF ;
+------------+-------------+--------+----+----+--------+
; DMAin ; DMAout ; 8.420 ; ; ; 8.420 ;
; INTin ; INTout ; 8.852 ; ; ; 8.852 ;
; nDEVSEL ; RD[0] ; 13.908 ; ; ; 13.908 ;
; nDEVSEL ; RD[1] ; 13.908 ; ; ; 13.908 ;
; nDEVSEL ; RD[2] ; 13.908 ; ; ; 13.908 ;
; nDEVSEL ; RD[3] ; 13.908 ; ; ; 13.908 ;
; nDEVSEL ; RD[4] ; 13.908 ; ; ; 13.908 ;
; nDEVSEL ; RD[5] ; 13.908 ; ; ; 13.908 ;
; nDEVSEL ; RD[6] ; 13.954 ; ; ; 13.954 ;
; nDEVSEL ; RD[7] ; 13.954 ; ; ; 13.954 ;
; nDEVSEL ; RDdir ; 15.512 ; ; ; 15.512 ;
; nIOSEL ; RD[0] ; 13.721 ; ; ; 13.721 ;
; nIOSEL ; RD[1] ; 13.721 ; ; ; 13.721 ;
; nIOSEL ; RD[2] ; 13.721 ; ; ; 13.721 ;
; nIOSEL ; RD[3] ; 13.721 ; ; ; 13.721 ;
; nIOSEL ; RD[4] ; 13.721 ; ; ; 13.721 ;
; nIOSEL ; RD[5] ; 13.721 ; ; ; 13.721 ;
; nIOSEL ; RD[6] ; 13.767 ; ; ; 13.767 ;
; nIOSEL ; RD[7] ; 13.767 ; ; ; 13.767 ;
; nIOSEL ; RDdir ; 15.325 ; ; ; 15.325 ;
; nIOSTRB ; RD[0] ; 13.574 ; ; ; 13.574 ;
; nIOSTRB ; RD[1] ; 13.574 ; ; ; 13.574 ;
; nIOSTRB ; RD[2] ; 13.574 ; ; ; 13.574 ;
; nIOSTRB ; RD[3] ; 13.574 ; ; ; 13.574 ;
; nIOSTRB ; RD[4] ; 13.574 ; ; ; 13.574 ;
; nIOSTRB ; RD[5] ; 13.574 ; ; ; 13.574 ;
; nIOSTRB ; RD[6] ; 13.620 ; ; ; 13.620 ;
; nIOSTRB ; RD[7] ; 13.620 ; ; ; 13.620 ;
; nIOSTRB ; RDdir ; 15.178 ; ; ; 15.178 ;
; nWE ; RD[0] ; 10.209 ; ; ; 10.209 ;
; nWE ; RD[1] ; 10.209 ; ; ; 10.209 ;
; nWE ; RD[2] ; 10.209 ; ; ; 10.209 ;
; nWE ; RD[3] ; 10.209 ; ; ; 10.209 ;
; nWE ; RD[4] ; 10.209 ; ; ; 10.209 ;
; nWE ; RD[5] ; 10.209 ; ; ; 10.209 ;
; nWE ; RD[6] ; 10.255 ; ; ; 10.255 ;
; nWE ; RD[7] ; 10.255 ; ; ; 10.255 ;
; nWE ; RDdir ; 11.813 ; ; ; 11.813 ;
+------------+-------------+--------+----+----+--------+
+-----------------------------------------------------------------------+
; Output Enable Times ;
+-----------+------------+--------+------+------------+-----------------+
; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ;
+-----------+------------+--------+------+------------+-----------------+
; FCK ; C25M ; 7.909 ; ; Rise ; C25M ;
; MOSI ; C25M ; 8.455 ; ; Rise ; C25M ;
; RD[*] ; C25M ; 12.243 ; ; Rise ; C25M ;
; RD[0] ; C25M ; 12.243 ; ; Rise ; C25M ;
; RD[1] ; C25M ; 12.243 ; ; Rise ; C25M ;
; RD[2] ; C25M ; 12.243 ; ; Rise ; C25M ;
; RD[3] ; C25M ; 12.243 ; ; Rise ; C25M ;
; RD[4] ; C25M ; 12.243 ; ; Rise ; C25M ;
; RD[5] ; C25M ; 12.243 ; ; Rise ; C25M ;
; RD[6] ; C25M ; 12.289 ; ; Rise ; C25M ;
; RD[7] ; C25M ; 12.289 ; ; Rise ; C25M ;
; SD[*] ; C25M ; 7.014 ; ; Rise ; C25M ;
; SD[0] ; C25M ; 7.446 ; ; Rise ; C25M ;
; SD[1] ; C25M ; 7.446 ; ; Rise ; C25M ;
; SD[2] ; C25M ; 7.014 ; ; Rise ; C25M ;
; SD[3] ; C25M ; 7.014 ; ; Rise ; C25M ;
; SD[4] ; C25M ; 7.446 ; ; Rise ; C25M ;
; SD[5] ; C25M ; 7.014 ; ; Rise ; C25M ;
; SD[6] ; C25M ; 7.014 ; ; Rise ; C25M ;
; SD[7] ; C25M ; 7.014 ; ; Rise ; C25M ;
; nFCS ; C25M ; 7.116 ; ; Rise ; C25M ;
; RD[*] ; PHI0 ; 9.750 ; ; Rise ; PHI0 ;
; RD[0] ; PHI0 ; 9.750 ; ; Rise ; PHI0 ;
; RD[1] ; PHI0 ; 9.750 ; ; Rise ; PHI0 ;
; RD[2] ; PHI0 ; 9.750 ; ; Rise ; PHI0 ;
; RD[3] ; PHI0 ; 9.750 ; ; Rise ; PHI0 ;
; RD[4] ; PHI0 ; 9.750 ; ; Rise ; PHI0 ;
; RD[5] ; PHI0 ; 9.750 ; ; Rise ; PHI0 ;
; RD[6] ; PHI0 ; 9.796 ; ; Rise ; PHI0 ;
; RD[7] ; PHI0 ; 9.796 ; ; Rise ; PHI0 ;
; RD[*] ; PHI0 ; 9.750 ; ; Fall ; PHI0 ;
; RD[0] ; PHI0 ; 9.750 ; ; Fall ; PHI0 ;
; RD[1] ; PHI0 ; 9.750 ; ; Fall ; PHI0 ;
; RD[2] ; PHI0 ; 9.750 ; ; Fall ; PHI0 ;
; RD[3] ; PHI0 ; 9.750 ; ; Fall ; PHI0 ;
; RD[4] ; PHI0 ; 9.750 ; ; Fall ; PHI0 ;
; RD[5] ; PHI0 ; 9.750 ; ; Fall ; PHI0 ;
; RD[6] ; PHI0 ; 9.796 ; ; Fall ; PHI0 ;
; RD[7] ; PHI0 ; 9.796 ; ; Fall ; PHI0 ;
+-----------+------------+--------+------+------------+-----------------+
+----------------------------------------------------------------------+
; Minimum Output Enable Times ;
+-----------+------------+-------+------+------------+-----------------+
; Data Port ; Clock Port ; Rise ; Fall ; Clock Edge ; Clock Reference ;
+-----------+------------+-------+------+------------+-----------------+
; FCK ; C25M ; 7.909 ; ; Rise ; C25M ;
; MOSI ; C25M ; 8.455 ; ; Rise ; C25M ;
; RD[*] ; C25M ; 9.405 ; ; Rise ; C25M ;
; RD[0] ; C25M ; 9.405 ; ; Rise ; C25M ;
; RD[1] ; C25M ; 9.405 ; ; Rise ; C25M ;
; RD[2] ; C25M ; 9.405 ; ; Rise ; C25M ;
; RD[3] ; C25M ; 9.405 ; ; Rise ; C25M ;
; RD[4] ; C25M ; 9.405 ; ; Rise ; C25M ;
; RD[5] ; C25M ; 9.405 ; ; Rise ; C25M ;
; RD[6] ; C25M ; 9.451 ; ; Rise ; C25M ;
; RD[7] ; C25M ; 9.451 ; ; Rise ; C25M ;
; SD[*] ; C25M ; 7.014 ; ; Rise ; C25M ;
; SD[0] ; C25M ; 7.446 ; ; Rise ; C25M ;
; SD[1] ; C25M ; 7.446 ; ; Rise ; C25M ;
; SD[2] ; C25M ; 7.014 ; ; Rise ; C25M ;
; SD[3] ; C25M ; 7.014 ; ; Rise ; C25M ;
; SD[4] ; C25M ; 7.446 ; ; Rise ; C25M ;
; SD[5] ; C25M ; 7.014 ; ; Rise ; C25M ;
; SD[6] ; C25M ; 7.014 ; ; Rise ; C25M ;
; SD[7] ; C25M ; 7.014 ; ; Rise ; C25M ;
; nFCS ; C25M ; 7.116 ; ; Rise ; C25M ;
; RD[*] ; PHI0 ; 9.750 ; ; Rise ; PHI0 ;
; RD[0] ; PHI0 ; 9.750 ; ; Rise ; PHI0 ;
; RD[1] ; PHI0 ; 9.750 ; ; Rise ; PHI0 ;
; RD[2] ; PHI0 ; 9.750 ; ; Rise ; PHI0 ;
; RD[3] ; PHI0 ; 9.750 ; ; Rise ; PHI0 ;
; RD[4] ; PHI0 ; 9.750 ; ; Rise ; PHI0 ;
; RD[5] ; PHI0 ; 9.750 ; ; Rise ; PHI0 ;
; RD[6] ; PHI0 ; 9.796 ; ; Rise ; PHI0 ;
; RD[7] ; PHI0 ; 9.796 ; ; Rise ; PHI0 ;
; RD[*] ; PHI0 ; 9.750 ; ; Fall ; PHI0 ;
; RD[0] ; PHI0 ; 9.750 ; ; Fall ; PHI0 ;
; RD[1] ; PHI0 ; 9.750 ; ; Fall ; PHI0 ;
; RD[2] ; PHI0 ; 9.750 ; ; Fall ; PHI0 ;
; RD[3] ; PHI0 ; 9.750 ; ; Fall ; PHI0 ;
; RD[4] ; PHI0 ; 9.750 ; ; Fall ; PHI0 ;
; RD[5] ; PHI0 ; 9.750 ; ; Fall ; PHI0 ;
; RD[6] ; PHI0 ; 9.796 ; ; Fall ; PHI0 ;
; RD[7] ; PHI0 ; 9.796 ; ; Fall ; PHI0 ;
+-----------+------------+-------+------+------------+-----------------+
+-------------------------------------------------------------------------------+
; Output Disable Times ;
+-----------+------------+-----------+-----------+------------+-----------------+
; Data Port ; Clock Port ; 0 to Hi-Z ; 1 to Hi-Z ; Clock Edge ; Clock Reference ;
+-----------+------------+-----------+-----------+------------+-----------------+
; FCK ; C25M ; 7.909 ; ; Rise ; C25M ;
; MOSI ; C25M ; 8.455 ; ; Rise ; C25M ;
; RD[*] ; C25M ; 12.243 ; ; Rise ; C25M ;
; RD[0] ; C25M ; 12.243 ; ; Rise ; C25M ;
; RD[1] ; C25M ; 12.243 ; ; Rise ; C25M ;
; RD[2] ; C25M ; 12.243 ; ; Rise ; C25M ;
; RD[3] ; C25M ; 12.243 ; ; Rise ; C25M ;
; RD[4] ; C25M ; 12.243 ; ; Rise ; C25M ;
; RD[5] ; C25M ; 12.243 ; ; Rise ; C25M ;
; RD[6] ; C25M ; 12.289 ; ; Rise ; C25M ;
; RD[7] ; C25M ; 12.289 ; ; Rise ; C25M ;
; SD[*] ; C25M ; 7.014 ; ; Rise ; C25M ;
; SD[0] ; C25M ; 7.446 ; ; Rise ; C25M ;
; SD[1] ; C25M ; 7.446 ; ; Rise ; C25M ;
; SD[2] ; C25M ; 7.014 ; ; Rise ; C25M ;
; SD[3] ; C25M ; 7.014 ; ; Rise ; C25M ;
; SD[4] ; C25M ; 7.446 ; ; Rise ; C25M ;
; SD[5] ; C25M ; 7.014 ; ; Rise ; C25M ;
; SD[6] ; C25M ; 7.014 ; ; Rise ; C25M ;
; SD[7] ; C25M ; 7.014 ; ; Rise ; C25M ;
; nFCS ; C25M ; 7.116 ; ; Rise ; C25M ;
; RD[*] ; PHI0 ; 9.750 ; ; Rise ; PHI0 ;
; RD[0] ; PHI0 ; 9.750 ; ; Rise ; PHI0 ;
; RD[1] ; PHI0 ; 9.750 ; ; Rise ; PHI0 ;
; RD[2] ; PHI0 ; 9.750 ; ; Rise ; PHI0 ;
; RD[3] ; PHI0 ; 9.750 ; ; Rise ; PHI0 ;
; RD[4] ; PHI0 ; 9.750 ; ; Rise ; PHI0 ;
; RD[5] ; PHI0 ; 9.750 ; ; Rise ; PHI0 ;
; RD[6] ; PHI0 ; 9.796 ; ; Rise ; PHI0 ;
; RD[7] ; PHI0 ; 9.796 ; ; Rise ; PHI0 ;
; RD[*] ; PHI0 ; 9.750 ; ; Fall ; PHI0 ;
; RD[0] ; PHI0 ; 9.750 ; ; Fall ; PHI0 ;
; RD[1] ; PHI0 ; 9.750 ; ; Fall ; PHI0 ;
; RD[2] ; PHI0 ; 9.750 ; ; Fall ; PHI0 ;
; RD[3] ; PHI0 ; 9.750 ; ; Fall ; PHI0 ;
; RD[4] ; PHI0 ; 9.750 ; ; Fall ; PHI0 ;
; RD[5] ; PHI0 ; 9.750 ; ; Fall ; PHI0 ;
; RD[6] ; PHI0 ; 9.796 ; ; Fall ; PHI0 ;
; RD[7] ; PHI0 ; 9.796 ; ; Fall ; PHI0 ;
+-----------+------------+-----------+-----------+------------+-----------------+
+-------------------------------------------------------------------------------+
; Minimum Output Disable Times ;
+-----------+------------+-----------+-----------+------------+-----------------+
; Data Port ; Clock Port ; 0 to Hi-Z ; 1 to Hi-Z ; Clock Edge ; Clock Reference ;
+-----------+------------+-----------+-----------+------------+-----------------+
; FCK ; C25M ; 7.909 ; ; Rise ; C25M ;
; MOSI ; C25M ; 8.455 ; ; Rise ; C25M ;
; RD[*] ; C25M ; 9.405 ; ; Rise ; C25M ;
; RD[0] ; C25M ; 9.405 ; ; Rise ; C25M ;
; RD[1] ; C25M ; 9.405 ; ; Rise ; C25M ;
; RD[2] ; C25M ; 9.405 ; ; Rise ; C25M ;
; RD[3] ; C25M ; 9.405 ; ; Rise ; C25M ;
; RD[4] ; C25M ; 9.405 ; ; Rise ; C25M ;
; RD[5] ; C25M ; 9.405 ; ; Rise ; C25M ;
; RD[6] ; C25M ; 9.451 ; ; Rise ; C25M ;
; RD[7] ; C25M ; 9.451 ; ; Rise ; C25M ;
; SD[*] ; C25M ; 7.014 ; ; Rise ; C25M ;
; SD[0] ; C25M ; 7.446 ; ; Rise ; C25M ;
; SD[1] ; C25M ; 7.446 ; ; Rise ; C25M ;
; SD[2] ; C25M ; 7.014 ; ; Rise ; C25M ;
; SD[3] ; C25M ; 7.014 ; ; Rise ; C25M ;
; SD[4] ; C25M ; 7.446 ; ; Rise ; C25M ;
; SD[5] ; C25M ; 7.014 ; ; Rise ; C25M ;
; SD[6] ; C25M ; 7.014 ; ; Rise ; C25M ;
; SD[7] ; C25M ; 7.014 ; ; Rise ; C25M ;
; nFCS ; C25M ; 7.116 ; ; Rise ; C25M ;
; RD[*] ; PHI0 ; 9.750 ; ; Rise ; PHI0 ;
; RD[0] ; PHI0 ; 9.750 ; ; Rise ; PHI0 ;
; RD[1] ; PHI0 ; 9.750 ; ; Rise ; PHI0 ;
; RD[2] ; PHI0 ; 9.750 ; ; Rise ; PHI0 ;
; RD[3] ; PHI0 ; 9.750 ; ; Rise ; PHI0 ;
; RD[4] ; PHI0 ; 9.750 ; ; Rise ; PHI0 ;
; RD[5] ; PHI0 ; 9.750 ; ; Rise ; PHI0 ;
; RD[6] ; PHI0 ; 9.796 ; ; Rise ; PHI0 ;
; RD[7] ; PHI0 ; 9.796 ; ; Rise ; PHI0 ;
; RD[*] ; PHI0 ; 9.750 ; ; Fall ; PHI0 ;
; RD[0] ; PHI0 ; 9.750 ; ; Fall ; PHI0 ;
; RD[1] ; PHI0 ; 9.750 ; ; Fall ; PHI0 ;
; RD[2] ; PHI0 ; 9.750 ; ; Fall ; PHI0 ;
; RD[3] ; PHI0 ; 9.750 ; ; Fall ; PHI0 ;
; RD[4] ; PHI0 ; 9.750 ; ; Fall ; PHI0 ;
; RD[5] ; PHI0 ; 9.750 ; ; Fall ; PHI0 ;
; RD[6] ; PHI0 ; 9.796 ; ; Fall ; PHI0 ;
; RD[7] ; PHI0 ; 9.796 ; ; Fall ; PHI0 ;
+-----------+------------+-----------+-----------+------------+-----------------+
+-------------------------------------------------------------------+
; Setup Transfers ;
+------------+----------+----------+----------+----------+----------+
; From Clock ; To Clock ; RR Paths ; FR Paths ; RF Paths ; FF Paths ;
+------------+----------+----------+----------+----------+----------+
; C25M ; C25M ; 1374 ; 0 ; 0 ; 0 ;
; PHI0 ; C25M ; 82 ; 1 ; 0 ; 0 ;
; C25M ; PHI0 ; 5 ; 0 ; 0 ; 0 ;
+------------+----------+----------+----------+----------+----------+
Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported.
+-------------------------------------------------------------------+
; Hold Transfers ;
+------------+----------+----------+----------+----------+----------+
; From Clock ; To Clock ; RR Paths ; FR Paths ; RF Paths ; FF Paths ;
+------------+----------+----------+----------+----------+----------+
; C25M ; C25M ; 1374 ; 0 ; 0 ; 0 ;
; PHI0 ; C25M ; 82 ; 1 ; 0 ; 0 ;
; C25M ; PHI0 ; 5 ; 0 ; 0 ; 0 ;
+------------+----------+----------+----------+----------+----------+
Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported.
+-------------------------------------------------------------------+
; Recovery Transfers ;
+------------+----------+----------+----------+----------+----------+
; From Clock ; To Clock ; RR Paths ; FR Paths ; RF Paths ; FF Paths ;
+------------+----------+----------+----------+----------+----------+
; C25M ; C25M ; 29 ; 0 ; 0 ; 0 ;
+------------+----------+----------+----------+----------+----------+
Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported.
+-------------------------------------------------------------------+
; Removal Transfers ;
+------------+----------+----------+----------+----------+----------+
; From Clock ; To Clock ; RR Paths ; FR Paths ; RF Paths ; FF Paths ;
+------------+----------+----------+----------+----------+----------+
; C25M ; C25M ; 29 ; 0 ; 0 ; 0 ;
+------------+----------+----------+----------+----------+----------+
Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported.
---------------
; Report TCCS ;
---------------
No dedicated SERDES Transmitter circuitry present in device or used in design
---------------
; Report RSKM ;
---------------
No dedicated SERDES Receiver circuitry present in device or used in design
+------------------------------------------------+
; Unconstrained Paths ;
+---------------------------------+-------+------+
; Property ; Setup ; Hold ;
+---------------------------------+-------+------+
; Illegal Clocks ; 0 ; 0 ;
; Unconstrained Clocks ; 0 ; 0 ;
; Unconstrained Input Ports ; 44 ; 44 ;
; Unconstrained Input Port Paths ; 645 ; 645 ;
; Unconstrained Output Ports ; 45 ; 45 ;
; Unconstrained Output Port Paths ; 118 ; 118 ;
+---------------------------------+-------+------+
+------------------------------------+
; TimeQuest Timing Analyzer Messages ;
+------------------------------------+
Info: *******************************************************************
Info: Running Quartus II 32-bit TimeQuest Timing Analyzer
Info: Version 13.0.1 Build 232 06/12/2013 Service Pack 1 SJ Web Edition
Info: Processing started: Tue Apr 20 04:20:00 2021
Info: Command: quartus_sta GR8RAM -c GR8RAM
Info: qsta_default_script.tcl version: #1
Info (20030): Parallel compilation is enabled and will use 2 of the 2 processors detected
Info (21077): Low junction temperature is 0 degrees C
Info (21077): High junction temperature is 85 degrees C
Info (306004): Started post-fitting delay annotation
Info (306005): Delay annotation completed successfully
Critical Warning (332012): Synopsys Design Constraints File file not found: 'GR8RAM.sdc'. A Synopsys Design Constraints File is required by the TimeQuest Timing Analyzer to get proper timing constraints. Without it, the Compiler will not properly optimize the design.
Info (332142): No user constrained base clocks found in the design. Calling "derive_clocks -period 1.0"
Info (332105): Deriving Clocks
Info (332105): create_clock -period 1.000 -name C25M C25M
Info (332105): create_clock -period 1.000 -name PHI0 PHI0
Info: Found TIMEQUEST_REPORT_SCRIPT_INCLUDE_DEFAULT_ANALYSIS = ON
Critical Warning (332148): Timing requirements not met
Info (332146): Worst-case setup slack is -9.005
Info (332119): Slack End Point TNS Clock
Info (332119): ========= ============= =====================
Info (332119): -9.005 -699.357 C25M
Info (332119): -0.425 -0.425 PHI0
Info (332146): Worst-case hold slack is -0.248
Info (332119): Slack End Point TNS Clock
Info (332119): ========= ============= =====================
Info (332119): -0.248 -0.248 PHI0
Info (332119): 1.400 0.000 C25M
Info (332146): Worst-case recovery slack is -4.412
Info (332119): Slack End Point TNS Clock
Info (332119): ========= ============= =====================
Info (332119): -4.412 -127.948 C25M
Info (332146): Worst-case removal slack is 4.858
Info (332119): Slack End Point TNS Clock
Info (332119): ========= ============= =====================
Info (332119): 4.858 0.000 C25M
Info (332146): Worst-case minimum pulse width slack is -2.289
Info (332119): Slack End Point TNS Clock
Info (332119): ========= ============= =====================
Info (332119): -2.289 -2.289 C25M
Info (332119): -2.289 -2.289 PHI0
Info (332001): The selected device family is not supported by the report_metastability command.
Info (332102): Design is not fully constrained for setup requirements
Info (332102): Design is not fully constrained for hold requirements
Info: Quartus II 32-bit TimeQuest Timing Analyzer was successful. 0 errors, 2 warnings
Info: Peak virtual memory: 278 megabytes
Info: Processing ended: Tue Apr 20 04:20:05 2021
Info: Elapsed time: 00:00:05
Info: Total CPU time (on all processors): 00:00:04
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