change nVOE to be solely falling-edge register output

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Zane Kaminski 2024-01-31 09:44:04 -05:00
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commit 5e32b9cbe9
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@ -109,8 +109,8 @@ set_instance_assignment -name WEAK_PULL_UP_RESISTOR OFF -to Din
set_location_assignment PIN_55 -to nDOE set_location_assignment PIN_55 -to nDOE
set_instance_assignment -name IO_STANDARD "3.3-V LVCMOS" -to nDOE set_instance_assignment -name IO_STANDARD "3.3-V LVCMOS" -to nDOE
set_instance_assignment -name CURRENT_STRENGTH_NEW "MINIMUM CURRENT" -to nDOE set_instance_assignment -name CURRENT_STRENGTH_NEW "MINIMUM CURRENT" -to nDOE
set_instance_assignment -name SLOW_SLEW_RATE ON -to nDOE set_instance_assignment -name SLOW_SLEW_RATE OFF -to nDOE
set_instance_assignment -name WEAK_PULL_UP_RESISTOR ON -to nDOE set_instance_assignment -name WEAK_PULL_UP_RESISTOR OFF -to nDOE
set_location_assignment PIN_77 -to Dout[0] set_location_assignment PIN_77 -to Dout[0]
set_location_assignment PIN_76 -to Dout[1] set_location_assignment PIN_76 -to Dout[1]
@ -128,8 +128,8 @@ set_instance_assignment -name WEAK_PULL_UP_RESISTOR OFF -to Dout
set_location_assignment PIN_50 -to nVOE set_location_assignment PIN_50 -to nVOE
set_instance_assignment -name IO_STANDARD "3.3-V LVCMOS" -to nVOE set_instance_assignment -name IO_STANDARD "3.3-V LVCMOS" -to nVOE
set_instance_assignment -name CURRENT_STRENGTH_NEW "MINIMUM CURRENT" -to nVOE set_instance_assignment -name CURRENT_STRENGTH_NEW "MINIMUM CURRENT" -to nVOE
set_instance_assignment -name SLOW_SLEW_RATE ON -to nVOE set_instance_assignment -name SLOW_SLEW_RATE OFF -to nVOE
set_instance_assignment -name WEAK_PULL_UP_RESISTOR ON -to nVOE set_instance_assignment -name WEAK_PULL_UP_RESISTOR OFF -to nVOE
set_location_assignment PIN_70 -to Vout[0] set_location_assignment PIN_70 -to Vout[0]
set_location_assignment PIN_67 -to Vout[1] set_location_assignment PIN_67 -to Vout[1]

Binary file not shown.

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@ -1,5 +1,5 @@
Assembler report for RAM2E Assembler report for RAM2E
Tue Jan 16 14:28:02 2024 Wed Jan 31 09:41:40 2024
Quartus Prime Version 19.1.0 Build 670 09/22/2019 Patches 0.02std SJ Lite Edition Quartus Prime Version 19.1.0 Build 670 09/22/2019 Patches 0.02std SJ Lite Edition
@ -38,7 +38,7 @@ https://fpgasoftware.intel.com/eula.
+---------------------------------------------------------------+ +---------------------------------------------------------------+
; Assembler Summary ; ; Assembler Summary ;
+-----------------------+---------------------------------------+ +-----------------------+---------------------------------------+
; Assembler Status ; Successful - Tue Jan 16 14:28:02 2024 ; ; Assembler Status ; Successful - Wed Jan 31 09:41:40 2024 ;
; Revision Name ; RAM2E ; ; Revision Name ; RAM2E ;
; Top-level Entity Name ; RAM2E ; ; Top-level Entity Name ; RAM2E ;
; Family ; MAX II ; ; Family ; MAX II ;
@ -67,8 +67,8 @@ https://fpgasoftware.intel.com/eula.
+----------------+-----------------------------------------------------------+ +----------------+-----------------------------------------------------------+
; Option ; Setting ; ; Option ; Setting ;
+----------------+-----------------------------------------------------------+ +----------------+-----------------------------------------------------------+
; JTAG usercode ; 0x00164FC2 ; ; JTAG usercode ; 0x00164C1D ;
; Checksum ; 0x0016533A ; ; Checksum ; 0x00165015 ;
+----------------+-----------------------------------------------------------+ +----------------+-----------------------------------------------------------+
@ -78,13 +78,13 @@ https://fpgasoftware.intel.com/eula.
Info: ******************************************************************* Info: *******************************************************************
Info: Running Quartus Prime Assembler Info: Running Quartus Prime Assembler
Info: Version 19.1.0 Build 670 09/22/2019 Patches 0.02std SJ Lite Edition Info: Version 19.1.0 Build 670 09/22/2019 Patches 0.02std SJ Lite Edition
Info: Processing started: Tue Jan 16 14:28:01 2024 Info: Processing started: Wed Jan 31 09:41:39 2024
Info: Command: quartus_asm --read_settings_files=off --write_settings_files=off RAM2E-MAXII -c RAM2E Info: Command: quartus_asm --read_settings_files=off --write_settings_files=off RAM2E-MAXII -c RAM2E
Info (115031): Writing out detailed assembly data for power analysis Info (115031): Writing out detailed assembly data for power analysis
Info (115030): Assembler is generating device programming files Info (115030): Assembler is generating device programming files
Info: Quartus Prime Assembler was successful. 0 errors, 0 warnings Info: Quartus Prime Assembler was successful. 0 errors, 0 warnings
Info: Peak virtual memory: 13074 megabytes Info: Peak virtual memory: 13075 megabytes
Info: Processing ended: Tue Jan 16 14:28:02 2024 Info: Processing ended: Wed Jan 31 09:41:40 2024
Info: Elapsed time: 00:00:01 Info: Elapsed time: 00:00:01
Info: Total CPU time (on all processors): 00:00:01 Info: Total CPU time (on all processors): 00:00:01

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@ -1 +1 @@
Tue Jan 16 14:28:05 2024 Wed Jan 31 09:41:44 2024

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@ -1,5 +1,5 @@
Fitter report for RAM2E Fitter report for RAM2E
Tue Jan 16 14:28:00 2024 Wed Jan 31 09:41:38 2024
Quartus Prime Version 19.1.0 Build 670 09/22/2019 Patches 0.02std SJ Lite Edition Quartus Prime Version 19.1.0 Build 670 09/22/2019 Patches 0.02std SJ Lite Edition
@ -57,7 +57,7 @@ https://fpgasoftware.intel.com/eula.
+-------------------------------------------------------------------------------------+ +-------------------------------------------------------------------------------------+
; Fitter Summary ; ; Fitter Summary ;
+-----------------------+-------------------------------------------------------------+ +-----------------------+-------------------------------------------------------------+
; Fitter Status ; Successful - Tue Jan 16 14:28:00 2024 ; ; Fitter Status ; Successful - Wed Jan 31 09:41:38 2024 ;
; Quartus Prime Version ; 19.1.0 Build 670 09/22/2019 Patches 0.02std SJ Lite Edition ; ; Quartus Prime Version ; 19.1.0 Build 670 09/22/2019 Patches 0.02std SJ Lite Edition ;
; Revision Name ; RAM2E ; ; Revision Name ; RAM2E ;
; Top-level Entity Name ; RAM2E ; ; Top-level Entity Name ; RAM2E ;
@ -134,8 +134,8 @@ https://fpgasoftware.intel.com/eula.
; ; ; ; ; ;
; Usage by Processor ; % Time Used ; ; Usage by Processor ; % Time Used ;
; Processor 1 ; 100.0% ; ; Processor 1 ; 100.0% ;
; Processor 2 ; 1.7% ; ; Processor 2 ; 1.4% ;
; Processors 3-4 ; 1.2% ; ; Processors 3-4 ; 1.1% ;
+----------------------------+-------------+ +----------------------------+-------------+
@ -156,9 +156,9 @@ The pin-out file can be found in Y:/Repos/RAM2E/CPLD/MAXII/output_files/RAM2E.pi
; -- Combinational with a register ; 107 ; ; -- Combinational with a register ; 107 ;
; ; ; ; ; ;
; Logic element usage by number of LUT inputs ; ; ; Logic element usage by number of LUT inputs ; ;
; -- 4 input functions ; 115 ; ; -- 4 input functions ; 116 ;
; -- 3 input functions ; 55 ; ; -- 3 input functions ; 53 ;
; -- 2 input functions ; 45 ; ; -- 2 input functions ; 46 ;
; -- 1 input functions ; 3 ; ; -- 1 input functions ; 3 ;
; -- 0 input functions ; 1 ; ; -- 0 input functions ; 1 ;
; ; ; ; ; ;
@ -167,7 +167,7 @@ The pin-out file can be found in Y:/Repos/RAM2E/CPLD/MAXII/output_files/RAM2E.pi
; -- arithmetic mode ; 14 ; ; -- arithmetic mode ; 14 ;
; -- qfbk mode ; 14 ; ; -- qfbk mode ; 14 ;
; -- register cascade mode ; 0 ; ; -- register cascade mode ; 0 ;
; -- synchronous clear/load mode ; 24 ; ; -- synchronous clear/load mode ; 26 ;
; -- asynchronous clear/load mode ; 0 ; ; -- asynchronous clear/load mode ; 0 ;
; ; ; ; ; ;
; Total registers ; 126 / 240 ( 53 % ) ; ; Total registers ; 126 / 240 ( 53 % ) ;
@ -185,10 +185,10 @@ The pin-out file can be found in Y:/Repos/RAM2E/CPLD/MAXII/output_files/RAM2E.pi
; Global signals ; 2 ; ; Global signals ; 2 ;
; -- Global clocks ; 2 / 4 ( 50 % ) ; ; -- Global clocks ; 2 / 4 ( 50 % ) ;
; JTAGs ; 0 / 1 ( 0 % ) ; ; JTAGs ; 0 / 1 ( 0 % ) ;
; Average interconnect usage (total/H/V) ; 28.6% / 30.2% / 27.0% ; ; Average interconnect usage (total/H/V) ; 29.9% / 32.0% / 27.7% ;
; Peak interconnect usage (total/H/V) ; 28.6% / 30.2% / 27.0% ; ; Peak interconnect usage (total/H/V) ; 29.9% / 32.0% / 27.7% ;
; Maximum fan-out ; 122 ; ; Maximum fan-out ; 122 ;
; Highest non-global fan-out ; 35 ; ; Highest non-global fan-out ; 34 ;
; Total fan-out ; 992 ; ; Total fan-out ; 992 ;
; Average fan-out ; 3.21 ; ; Average fan-out ; 3.21 ;
+---------------------------------------------+-----------------------+ +---------------------------------------------+-----------------------+
@ -208,18 +208,18 @@ The pin-out file can be found in Y:/Repos/RAM2E/CPLD/MAXII/output_files/RAM2E.pi
; Ain[6] ; 39 ; 1 ; 5 ; 0 ; 3 ; 2 ; 0 ; no ; no ; no ; Off ; 3.3-V LVCMOS ; User ; no ; ; Ain[6] ; 39 ; 1 ; 5 ; 0 ; 3 ; 2 ; 0 ; no ; no ; no ; Off ; 3.3-V LVCMOS ; User ; no ;
; Ain[7] ; 53 ; 2 ; 8 ; 1 ; 3 ; 2 ; 0 ; no ; no ; no ; Off ; 3.3-V LVCMOS ; User ; no ; ; Ain[7] ; 53 ; 2 ; 8 ; 1 ; 3 ; 2 ; 0 ; no ; no ; no ; Off ; 3.3-V LVCMOS ; User ; no ;
; C14M ; 12 ; 1 ; 1 ; 3 ; 3 ; 122 ; 0 ; yes ; no ; no ; Off ; 3.3-V LVCMOS ; User ; no ; ; C14M ; 12 ; 1 ; 1 ; 3 ; 3 ; 122 ; 0 ; yes ; no ; no ; Off ; 3.3-V LVCMOS ; User ; no ;
; Din[0] ; 38 ; 1 ; 4 ; 0 ; 0 ; 14 ; 0 ; no ; no ; no ; Off ; 3.3-V LVCMOS ; User ; no ; ; Din[0] ; 38 ; 1 ; 4 ; 0 ; 0 ; 15 ; 0 ; no ; no ; no ; Off ; 3.3-V LVCMOS ; User ; no ;
; Din[1] ; 40 ; 1 ; 5 ; 0 ; 2 ; 10 ; 0 ; no ; no ; no ; Off ; 3.3-V LVCMOS ; User ; no ; ; Din[1] ; 40 ; 1 ; 5 ; 0 ; 2 ; 11 ; 0 ; no ; no ; no ; Off ; 3.3-V LVCMOS ; User ; no ;
; Din[2] ; 42 ; 1 ; 5 ; 0 ; 0 ; 12 ; 0 ; no ; no ; no ; Off ; 3.3-V LVCMOS ; User ; no ; ; Din[2] ; 42 ; 1 ; 5 ; 0 ; 0 ; 13 ; 0 ; no ; no ; no ; Off ; 3.3-V LVCMOS ; User ; no ;
; Din[3] ; 41 ; 1 ; 5 ; 0 ; 1 ; 12 ; 0 ; no ; no ; no ; Off ; 3.3-V LVCMOS ; User ; no ; ; Din[3] ; 41 ; 1 ; 5 ; 0 ; 1 ; 13 ; 0 ; no ; no ; no ; Off ; 3.3-V LVCMOS ; User ; no ;
; Din[4] ; 48 ; 1 ; 6 ; 0 ; 0 ; 10 ; 0 ; no ; no ; no ; Off ; 3.3-V LVCMOS ; User ; no ; ; Din[4] ; 48 ; 1 ; 6 ; 0 ; 0 ; 10 ; 0 ; no ; no ; no ; Off ; 3.3-V LVCMOS ; User ; no ;
; Din[5] ; 49 ; 1 ; 7 ; 0 ; 2 ; 9 ; 0 ; no ; no ; no ; Off ; 3.3-V LVCMOS ; User ; no ; ; Din[5] ; 49 ; 1 ; 7 ; 0 ; 2 ; 9 ; 0 ; no ; no ; no ; Off ; 3.3-V LVCMOS ; User ; no ;
; Din[6] ; 36 ; 1 ; 4 ; 0 ; 2 ; 8 ; 0 ; no ; no ; no ; Off ; 3.3-V LVCMOS ; User ; no ; ; Din[6] ; 36 ; 1 ; 4 ; 0 ; 2 ; 8 ; 0 ; no ; no ; no ; Off ; 3.3-V LVCMOS ; User ; no ;
; Din[7] ; 35 ; 1 ; 3 ; 0 ; 0 ; 10 ; 0 ; no ; no ; no ; Off ; 3.3-V LVCMOS ; User ; no ; ; Din[7] ; 35 ; 1 ; 3 ; 0 ; 0 ; 10 ; 0 ; no ; no ; no ; Off ; 3.3-V LVCMOS ; User ; no ;
; PHI1 ; 37 ; 1 ; 4 ; 0 ; 1 ; 7 ; 0 ; yes ; no ; no ; Off ; 3.3-V LVCMOS ; User ; no ; ; PHI1 ; 37 ; 1 ; 4 ; 0 ; 1 ; 5 ; 0 ; yes ; no ; no ; Off ; 3.3-V LVCMOS ; User ; no ;
; nC07X ; 52 ; 2 ; 8 ; 1 ; 4 ; 1 ; 0 ; no ; no ; no ; Off ; 3.3-V LVCMOS ; User ; no ; ; nC07X ; 52 ; 2 ; 8 ; 1 ; 4 ; 1 ; 0 ; no ; no ; no ; Off ; 3.3-V LVCMOS ; User ; no ;
; nEN80 ; 28 ; 1 ; 2 ; 0 ; 1 ; 11 ; 0 ; no ; no ; no ; Off ; 3.3-V LVCMOS ; User ; no ; ; nEN80 ; 28 ; 1 ; 2 ; 0 ; 1 ; 10 ; 0 ; no ; no ; no ; Off ; 3.3-V LVCMOS ; User ; no ;
; nWE ; 51 ; 1 ; 7 ; 0 ; 0 ; 10 ; 0 ; no ; no ; no ; Off ; 3.3-V LVCMOS ; User ; no ; ; nWE ; 51 ; 1 ; 7 ; 0 ; 0 ; 9 ; 0 ; no ; no ; no ; Off ; 3.3-V LVCMOS ; User ; no ;
; nWE80 ; 33 ; 1 ; 3 ; 0 ; 2 ; 0 ; 0 ; no ; no ; no ; Off ; 3.3-V LVCMOS ; User ; no ; ; nWE80 ; 33 ; 1 ; 3 ; 0 ; 2 ; 0 ; 0 ; no ; no ; no ; Off ; 3.3-V LVCMOS ; User ; no ;
+--------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+-----------------+----------+--------------+--------------+----------------------+----------------+ +--------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+-----------------+----------+--------------+--------------+----------------------+----------------+
@ -242,7 +242,7 @@ The pin-out file can be found in Y:/Repos/RAM2E/CPLD/MAXII/output_files/RAM2E.pi
; Dout[5] ; 72 ; 2 ; 8 ; 4 ; 2 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; - ; - ; ; Dout[5] ; 72 ; 2 ; 8 ; 4 ; 2 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; - ; - ;
; Dout[6] ; 84 ; 2 ; 6 ; 5 ; 3 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; - ; - ; ; Dout[6] ; 84 ; 2 ; 6 ; 5 ; 3 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; - ; - ;
; Dout[7] ; 85 ; 2 ; 5 ; 5 ; 0 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; - ; - ; ; Dout[7] ; 85 ; 2 ; 5 ; 5 ; 0 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; - ; - ;
; LED ; 88 ; 2 ; 5 ; 5 ; 3 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 16mA ; no ; User ; 10 pF ; - ; - ; ; LED ; 88 ; 2 ; 5 ; 5 ; 3 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 16mA ; yes ; User ; 10 pF ; - ; - ;
; RAout[0] ; 18 ; 1 ; 1 ; 1 ; 0 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; - ; - ; ; RAout[0] ; 18 ; 1 ; 1 ; 1 ; 0 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; - ; - ;
; RAout[10] ; 16 ; 1 ; 1 ; 2 ; 2 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; yes ; User ; 10 pF ; - ; - ; ; RAout[10] ; 16 ; 1 ; 1 ; 2 ; 2 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; yes ; User ; 10 pF ; - ; - ;
; RAout[11] ; 7 ; 1 ; 1 ; 3 ; 1 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; yes ; User ; 10 pF ; - ; - ; ; RAout[11] ; 7 ; 1 ; 1 ; 3 ; 1 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; yes ; User ; 10 pF ; - ; - ;
@ -255,20 +255,20 @@ The pin-out file can be found in Y:/Repos/RAM2E/CPLD/MAXII/output_files/RAM2E.pi
; RAout[7] ; 19 ; 1 ; 1 ; 1 ; 1 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; - ; - ; ; RAout[7] ; 19 ; 1 ; 1 ; 1 ; 1 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; - ; - ;
; RAout[8] ; 17 ; 1 ; 1 ; 2 ; 3 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; yes ; User ; 10 pF ; - ; - ; ; RAout[8] ; 17 ; 1 ; 1 ; 2 ; 3 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; yes ; User ; 10 pF ; - ; - ;
; RAout[9] ; 15 ; 1 ; 1 ; 2 ; 1 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; yes ; User ; 10 pF ; - ; - ; ; RAout[9] ; 15 ; 1 ; 1 ; 2 ; 1 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; yes ; User ; 10 pF ; - ; - ;
; Vout[0] ; 70 ; 2 ; 8 ; 4 ; 4 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; yes ; User ; 10 pF ; - ; - ; ; Vout[0] ; 70 ; 2 ; 8 ; 4 ; 4 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; - ; - ;
; Vout[1] ; 67 ; 2 ; 8 ; 3 ; 2 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; yes ; User ; 10 pF ; - ; - ; ; Vout[1] ; 67 ; 2 ; 8 ; 3 ; 2 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; yes ; User ; 10 pF ; - ; - ;
; Vout[2] ; 69 ; 2 ; 8 ; 3 ; 0 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; yes ; User ; 10 pF ; - ; - ; ; Vout[2] ; 69 ; 2 ; 8 ; 3 ; 0 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; - ; - ;
; Vout[3] ; 62 ; 2 ; 8 ; 2 ; 0 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; yes ; User ; 10 pF ; - ; - ; ; Vout[3] ; 62 ; 2 ; 8 ; 2 ; 0 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; yes ; User ; 10 pF ; - ; - ;
; Vout[4] ; 71 ; 2 ; 8 ; 4 ; 3 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; - ; - ; ; Vout[4] ; 71 ; 2 ; 8 ; 4 ; 3 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; yes ; User ; 10 pF ; - ; - ;
; Vout[5] ; 68 ; 2 ; 8 ; 3 ; 1 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; yes ; User ; 10 pF ; - ; - ; ; Vout[5] ; 68 ; 2 ; 8 ; 3 ; 1 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; yes ; User ; 10 pF ; - ; - ;
; Vout[6] ; 58 ; 2 ; 8 ; 2 ; 2 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; yes ; User ; 10 pF ; - ; - ; ; Vout[6] ; 58 ; 2 ; 8 ; 2 ; 2 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; yes ; User ; 10 pF ; - ; - ;
; Vout[7] ; 57 ; 2 ; 8 ; 2 ; 3 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; yes ; User ; 10 pF ; - ; - ; ; Vout[7] ; 57 ; 2 ; 8 ; 2 ; 3 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; yes ; User ; 10 pF ; - ; - ;
; nCASout ; 3 ; 1 ; 1 ; 4 ; 1 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; - ; - ; ; nCASout ; 3 ; 1 ; 1 ; 4 ; 1 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; - ; - ;
; nCSout ; 8 ; 1 ; 1 ; 3 ; 2 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; - ; - ; ; nCSout ; 8 ; 1 ; 1 ; 3 ; 2 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; - ; - ;
; nDOE ; 55 ; 2 ; 8 ; 1 ; 1 ; no ; yes ; no ; no ; no ; no ; On ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; - ; - ; ; nDOE ; 55 ; 2 ; 8 ; 1 ; 1 ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; - ; - ;
; nRASout ; 5 ; 1 ; 1 ; 4 ; 3 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; yes ; User ; 10 pF ; - ; - ; ; nRASout ; 5 ; 1 ; 1 ; 4 ; 3 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; - ; - ;
; nRWEout ; 2 ; 1 ; 1 ; 4 ; 0 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; - ; - ; ; nRWEout ; 2 ; 1 ; 1 ; 4 ; 0 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; yes ; User ; 10 pF ; - ; - ;
; nVOE ; 50 ; 1 ; 7 ; 0 ; 1 ; no ; yes ; no ; no ; no ; no ; On ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; - ; - ; ; nVOE ; 50 ; 1 ; 7 ; 0 ; 1 ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; - ; - ;
+-----------+-------+----------+--------------+--------------+-------------+-----------------+----------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+------------------------+----------------------+-------+----------------------+---------------------+ +-----------+-------+----------+--------------+--------------+-------------+-----------------+----------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+------------------------+----------------------+-------+----------------------+---------------------+
@ -279,7 +279,7 @@ The pin-out file can be found in Y:/Repos/RAM2E/CPLD/MAXII/output_files/RAM2E.pi
+-------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+-----------------+----------------+-----------------+------------+----------+--------------+--------------+------------------+------------------------+----------------------+-------+----------------------+---------------------+ +-------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+-----------------+----------------+-----------------+------------+----------+--------------+--------------+------------------+------------------------+----------------------+-------+----------------------+---------------------+
; RD[0] ; 97 ; 2 ; 3 ; 5 ; 3 ; 2 ; 0 ; no ; no ; yes ; no ; no ; yes ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; RDOE ; - ; ; RD[0] ; 97 ; 2 ; 3 ; 5 ; 3 ; 2 ; 0 ; no ; no ; yes ; no ; no ; yes ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; RDOE ; - ;
; RD[1] ; 90 ; 2 ; 4 ; 5 ; 1 ; 2 ; 0 ; no ; no ; yes ; no ; no ; yes ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; RDOE ; - ; ; RD[1] ; 90 ; 2 ; 4 ; 5 ; 1 ; 2 ; 0 ; no ; no ; yes ; no ; no ; yes ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; RDOE ; - ;
; RD[2] ; 99 ; 2 ; 2 ; 5 ; 1 ; 2 ; 0 ; no ; no ; yes ; no ; no ; yes ; Off ; 3.3-V LVCMOS ; 4mA ; yes ; User ; 10 pF ; RDOE ; - ; ; RD[2] ; 99 ; 2 ; 2 ; 5 ; 1 ; 2 ; 0 ; no ; no ; yes ; no ; no ; yes ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; RDOE ; - ;
; RD[3] ; 89 ; 2 ; 4 ; 5 ; 0 ; 2 ; 0 ; no ; no ; yes ; no ; no ; yes ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; RDOE ; - ; ; RD[3] ; 89 ; 2 ; 4 ; 5 ; 0 ; 2 ; 0 ; no ; no ; yes ; no ; no ; yes ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; RDOE ; - ;
; RD[4] ; 91 ; 2 ; 4 ; 5 ; 2 ; 2 ; 0 ; no ; no ; yes ; no ; no ; yes ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; RDOE ; - ; ; RD[4] ; 91 ; 2 ; 4 ; 5 ; 2 ; 2 ; 0 ; no ; no ; yes ; no ; no ; yes ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; RDOE ; - ;
; RD[5] ; 92 ; 2 ; 3 ; 5 ; 0 ; 2 ; 0 ; no ; no ; yes ; no ; no ; yes ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; RDOE ; - ; ; RD[5] ; 92 ; 2 ; 3 ; 5 ; 0 ; 2 ; 0 ; no ; no ; yes ; no ; no ; yes ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; RDOE ; - ;
@ -352,12 +352,12 @@ The pin-out file can be found in Y:/Repos/RAM2E/CPLD/MAXII/output_files/RAM2E.pi
; 47 ; 37 ; 1 ; Ain[3] ; input ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ; ; 47 ; 37 ; 1 ; Ain[3] ; input ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ;
; 48 ; 38 ; 1 ; Din[4] ; input ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ; ; 48 ; 38 ; 1 ; Din[4] ; input ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ;
; 49 ; 39 ; 1 ; Din[5] ; input ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ; ; 49 ; 39 ; 1 ; Din[5] ; input ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ;
; 50 ; 40 ; 1 ; nVOE ; output ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; On ; ; 50 ; 40 ; 1 ; nVOE ; output ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ;
; 51 ; 41 ; 1 ; nWE ; input ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ; ; 51 ; 41 ; 1 ; nWE ; input ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ;
; 52 ; 42 ; 2 ; nC07X ; input ; 3.3-V LVCMOS ; ; Row I/O ; Y ; no ; Off ; ; 52 ; 42 ; 2 ; nC07X ; input ; 3.3-V LVCMOS ; ; Row I/O ; Y ; no ; Off ;
; 53 ; 43 ; 2 ; Ain[7] ; input ; 3.3-V LVCMOS ; ; Row I/O ; Y ; no ; Off ; ; 53 ; 43 ; 2 ; Ain[7] ; input ; 3.3-V LVCMOS ; ; Row I/O ; Y ; no ; Off ;
; 54 ; 44 ; 2 ; Ain[1] ; input ; 3.3-V LVCMOS ; ; Row I/O ; Y ; no ; Off ; ; 54 ; 44 ; 2 ; Ain[1] ; input ; 3.3-V LVCMOS ; ; Row I/O ; Y ; no ; Off ;
; 55 ; 45 ; 2 ; nDOE ; output ; 3.3-V LVCMOS ; ; Row I/O ; Y ; no ; On ; ; 55 ; 45 ; 2 ; nDOE ; output ; 3.3-V LVCMOS ; ; Row I/O ; Y ; no ; Off ;
; 56 ; 46 ; 2 ; Ain[0] ; input ; 3.3-V LVCMOS ; ; Row I/O ; Y ; no ; Off ; ; 56 ; 46 ; 2 ; Ain[0] ; input ; 3.3-V LVCMOS ; ; Row I/O ; Y ; no ; Off ;
; 57 ; 47 ; 2 ; Vout[7] ; output ; 3.3-V LVCMOS ; ; Row I/O ; Y ; no ; Off ; ; 57 ; 47 ; 2 ; Vout[7] ; output ; 3.3-V LVCMOS ; ; Row I/O ; Y ; no ; Off ;
; 58 ; 48 ; 2 ; Vout[6] ; output ; 3.3-V LVCMOS ; ; Row I/O ; Y ; no ; Off ; ; 58 ; 48 ; 2 ; Vout[6] ; output ; 3.3-V LVCMOS ; ; Row I/O ; Y ; no ; Off ;
@ -428,8 +428,8 @@ Note: User assignments will override these defaults. The user specified values a
+--------------------------------------------------------------+-------------+--------------+------------+------+--------------+--------------+-------------------+------------------+-----------------+------------+-------------------------------------------------------------------------------------------+---------------------+--------------+ +--------------------------------------------------------------+-------------+--------------+------------+------+--------------+--------------+-------------------+------------------+-----------------+------------+-------------------------------------------------------------------------------------------+---------------------+--------------+
; Compilation Hierarchy Node ; Logic Cells ; LC Registers ; UFM Blocks ; Pins ; Virtual Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Carry Chain LCs ; Packed LCs ; Full Hierarchy Name ; Entity Name ; Library Name ; ; Compilation Hierarchy Node ; Logic Cells ; LC Registers ; UFM Blocks ; Pins ; Virtual Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Carry Chain LCs ; Packed LCs ; Full Hierarchy Name ; Entity Name ; Library Name ;
+--------------------------------------------------------------+-------------+--------------+------------+------+--------------+--------------+-------------------+------------------+-----------------+------------+-------------------------------------------------------------------------------------------+---------------------+--------------+ +--------------------------------------------------------------+-------------+--------------+------------+------+--------------+--------------+-------------------+------------------+-----------------+------------+-------------------------------------------------------------------------------------------+---------------------+--------------+
; |RAM2E ; 238 (183) ; 126 ; 1 ; 70 ; 0 ; 112 (89) ; 19 (16) ; 107 (78) ; 15 (15) ; 14 (9) ; |RAM2E ; RAM2E ; work ; ; |RAM2E ; 238 (182) ; 126 ; 1 ; 70 ; 0 ; 112 (88) ; 19 (16) ; 107 (78) ; 15 (15) ; 14 (9) ; |RAM2E ; RAM2E ; work ;
; |RAM2E_UFM:ram2e_ufm| ; 55 (55) ; 32 ; 1 ; 0 ; 0 ; 23 (23) ; 3 (3) ; 29 (29) ; 0 (0) ; 5 (5) ; |RAM2E|RAM2E_UFM:ram2e_ufm ; RAM2E_UFM ; work ; ; |RAM2E_UFM:ram2e_ufm| ; 56 (56) ; 32 ; 1 ; 0 ; 0 ; 24 (24) ; 3 (3) ; 29 (29) ; 0 (0) ; 5 (5) ; |RAM2E|RAM2E_UFM:ram2e_ufm ; RAM2E_UFM ; work ;
; |UFM:UFM_inst| ; 0 (0) ; 0 ; 1 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |RAM2E|RAM2E_UFM:ram2e_ufm|UFM:UFM_inst ; UFM ; work ; ; |UFM:UFM_inst| ; 0 (0) ; 0 ; 1 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |RAM2E|RAM2E_UFM:ram2e_ufm|UFM:UFM_inst ; UFM ; work ;
; |UFM_altufm_none_lbr:UFM_altufm_none_lbr_component| ; 0 (0) ; 0 ; 1 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |RAM2E|RAM2E_UFM:ram2e_ufm|UFM:UFM_inst|UFM_altufm_none_lbr:UFM_altufm_none_lbr_component ; UFM_altufm_none_lbr ; work ; ; |UFM_altufm_none_lbr:UFM_altufm_none_lbr_component| ; 0 (0) ; 0 ; 1 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |RAM2E|RAM2E_UFM:ram2e_ufm|UFM:UFM_inst|UFM_altufm_none_lbr:UFM_altufm_none_lbr_component ; UFM_altufm_none_lbr ; work ;
+--------------------------------------------------------------+-------------+--------------+------------+------+--------------+--------------+-------------------+------------------+-----------------+------------+-------------------------------------------------------------------------------------------+---------------------+--------------+ +--------------------------------------------------------------+-------------+--------------+------------+------+--------------+--------------+-------------------+------------------+-----------------+------------+-------------------------------------------------------------------------------------------+---------------------+--------------+
@ -492,7 +492,6 @@ Note: For table entries with two numbers listed, the numbers in parentheses indi
; RD[7] ; Bidir ; (0) ; ; RD[7] ; Bidir ; (0) ;
; nEN80 ; Input ; (0) ; ; nEN80 ; Input ; (0) ;
; nWE ; Input ; (0) ; ; nWE ; Input ; (0) ;
; PHI1 ; Input ; (1) ;
; Ain[0] ; Input ; (0) ; ; Ain[0] ; Input ; (0) ;
; Ain[1] ; Input ; (0) ; ; Ain[1] ; Input ; (0) ;
; Ain[2] ; Input ; (0) ; ; Ain[2] ; Input ; (0) ;
@ -504,6 +503,7 @@ Note: For table entries with two numbers listed, the numbers in parentheses indi
; C14M ; Input ; (0) ; ; C14M ; Input ; (0) ;
; Din[0] ; Input ; (0) ; ; Din[0] ; Input ; (0) ;
; Din[6] ; Input ; (0) ; ; Din[6] ; Input ; (0) ;
; PHI1 ; Input ; (1) ;
; Din[1] ; Input ; (0) ; ; Din[1] ; Input ; (0) ;
; Din[5] ; Input ; (0) ; ; Din[5] ; Input ; (0) ;
; Din[7] ; Input ; (0) ; ; Din[7] ; Input ; (0) ;
@ -519,22 +519,22 @@ Note: For table entries with two numbers listed, the numbers in parentheses indi
+--------------------------------+-------------+---------+---------------+--------+----------------------+------------------+ +--------------------------------+-------------+---------+---------------+--------+----------------------+------------------+
; Name ; Location ; Fan-Out ; Usage ; Global ; Global Resource Used ; Global Line Name ; ; Name ; Location ; Fan-Out ; Usage ; Global ; Global Resource Used ; Global Line Name ;
+--------------------------------+-------------+---------+---------------+--------+----------------------+------------------+ +--------------------------------+-------------+---------+---------------+--------+----------------------+------------------+
; BA[0]~0 ; LC_X2_Y2_N7 ; 2 ; Clock enable ; no ; -- ; -- ; ; BA[0]~0 ; LC_X2_Y3_N8 ; 2 ; Clock enable ; no ; -- ; -- ;
; BA[0]~1 ; LC_X5_Y2_N0 ; 3 ; Clock enable ; no ; -- ; -- ; ; BA[0]~1 ; LC_X4_Y3_N9 ; 3 ; Clock enable ; no ; -- ; -- ;
; C14M ; PIN_12 ; 122 ; Clock ; yes ; Global Clock ; GCLK0 ; ; C14M ; PIN_12 ; 122 ; Clock ; yes ; Global Clock ; GCLK0 ;
; CS[0]~2 ; LC_X6_Y2_N2 ; 3 ; Clock enable ; no ; -- ; -- ; ; CS[0]~2 ; LC_X4_Y2_N7 ; 3 ; Clock enable ; no ; -- ; -- ;
; DQML~0 ; LC_X2_Y4_N0 ; 2 ; Clock enable ; no ; -- ; -- ; ; DQML~0 ; LC_X2_Y4_N7 ; 2 ; Clock enable ; no ; -- ; -- ;
; Equal1~1 ; LC_X7_Y4_N9 ; 8 ; Clock enable ; no ; -- ; -- ; ; Equal1~1 ; LC_X4_Y2_N1 ; 8 ; Clock enable ; no ; -- ; -- ;
; Equal1~2 ; LC_X7_Y4_N5 ; 8 ; Clock enable ; no ; -- ; -- ; ; Equal1~2 ; LC_X6_Y3_N7 ; 8 ; Clock enable ; no ; -- ; -- ;
; Mux14~0 ; LC_X5_Y2_N8 ; 2 ; Clock enable ; no ; -- ; -- ; ; Mux14~0 ; LC_X2_Y3_N5 ; 2 ; Clock enable ; no ; -- ; -- ;
; PHI1 ; PIN_37 ; 7 ; Clock ; yes ; Global Clock ; GCLK3 ; ; PHI1 ; PIN_37 ; 5 ; Clock ; yes ; Global Clock ; GCLK3 ;
; RAM2E_UFM:ram2e_ufm|RWMask~1 ; LC_X2_Y1_N4 ; 8 ; Clock enable ; no ; -- ; -- ; ; RAM2E_UFM:ram2e_ufm|RWMask~1 ; LC_X6_Y2_N1 ; 8 ; Clock enable ; no ; -- ; -- ;
; RAM2E_UFM:ram2e_ufm|UFMD[15]~1 ; LC_X4_Y1_N5 ; 8 ; Clock enable ; no ; -- ; -- ; ; RAM2E_UFM:ram2e_ufm|UFMD[15]~1 ; LC_X3_Y1_N0 ; 8 ; Clock enable ; no ; -- ; -- ;
; RAM2E_UFM:ram2e_ufm|always2~8 ; LC_X6_Y2_N6 ; 16 ; Clock enable ; no ; -- ; -- ; ; RAM2E_UFM:ram2e_ufm|always2~8 ; LC_X4_Y2_N0 ; 16 ; Clock enable ; no ; -- ; -- ;
; RA[1]~2 ; LC_X2_Y2_N8 ; 6 ; Clock enable ; no ; -- ; -- ; ; RA[1]~2 ; LC_X2_Y3_N1 ; 6 ; Clock enable ; no ; -- ; -- ;
; RDOE ; LC_X6_Y4_N2 ; 8 ; Output enable ; no ; -- ; -- ; ; RDOE ; LC_X5_Y4_N7 ; 8 ; Output enable ; no ; -- ; -- ;
; S[0] ; LC_X7_Y2_N3 ; 32 ; Sync. clear ; no ; -- ; -- ; ; S[0] ; LC_X6_Y4_N8 ; 32 ; Sync. clear ; no ; -- ; -- ;
; S[3] ; LC_X7_Y3_N8 ; 35 ; Sync. clear ; no ; -- ; -- ; ; S[3] ; LC_X6_Y4_N1 ; 34 ; Sync. clear ; no ; -- ; -- ;
+--------------------------------+-------------+---------+---------------+--------+----------------------+------------------+ +--------------------------------+-------------+---------+---------------+--------+----------------------+------------------+
@ -544,7 +544,7 @@ Note: For table entries with two numbers listed, the numbers in parentheses indi
; Name ; Location ; Fan-Out ; Global Resource Used ; Global Line Name ; ; Name ; Location ; Fan-Out ; Global Resource Used ; Global Line Name ;
+------+----------+---------+----------------------+------------------+ +------+----------+---------+----------------------+------------------+
; C14M ; PIN_12 ; 122 ; Global Clock ; GCLK0 ; ; C14M ; PIN_12 ; 122 ; Global Clock ; GCLK0 ;
; PHI1 ; PIN_37 ; 7 ; Global Clock ; GCLK3 ; ; PHI1 ; PIN_37 ; 5 ; Global Clock ; GCLK3 ;
+------+----------+---------+----------------------+------------------+ +------+----------+---------+----------------------+------------------+
@ -553,13 +553,13 @@ Note: For table entries with two numbers listed, the numbers in parentheses indi
+-----------------------+--------------------+ +-----------------------+--------------------+
; Routing Resource Type ; Usage ; ; Routing Resource Type ; Usage ;
+-----------------------+--------------------+ +-----------------------+--------------------+
; C4s ; 169 / 784 ( 22 % ) ; ; C4s ; 173 / 784 ( 22 % ) ;
; Direct links ; 52 / 888 ( 6 % ) ; ; Direct links ; 43 / 888 ( 5 % ) ;
; Global clocks ; 2 / 4 ( 50 % ) ; ; Global clocks ; 2 / 4 ( 50 % ) ;
; LAB clocks ; 7 / 32 ( 22 % ) ; ; LAB clocks ; 7 / 32 ( 22 % ) ;
; LUT chains ; 3 / 216 ( 1 % ) ; ; LUT chains ; 7 / 216 ( 3 % ) ;
; Local interconnects ; 351 / 888 ( 40 % ) ; ; Local interconnects ; 340 / 888 ( 38 % ) ;
; R4s ; 168 / 704 ( 24 % ) ; ; R4s ; 174 / 704 ( 25 % ) ;
+-----------------------+--------------------+ +-----------------------+--------------------+
@ -575,29 +575,28 @@ Note: For table entries with two numbers listed, the numbers in parentheses indi
; 5 ; 0 ; ; 5 ; 0 ;
; 6 ; 0 ; ; 6 ; 0 ;
; 7 ; 0 ; ; 7 ; 0 ;
; 8 ; 0 ; ; 8 ; 1 ;
; 9 ; 2 ; ; 9 ; 0 ;
; 10 ; 22 ; ; 10 ; 23 ;
+--------------------------------------------+------------------------------+ +--------------------------------------------+------------------------------+
+-------------------------------------------------------------------+ +-------------------------------------------------------------------+
; LAB-wide Signals ; ; LAB-wide Signals ;
+------------------------------------+------------------------------+ +------------------------------------+------------------------------+
; LAB-wide Signals (Average = 1.58) ; Number of LABs (Total = 24) ; ; LAB-wide Signals (Average = 1.50) ; Number of LABs (Total = 24) ;
+------------------------------------+------------------------------+ +------------------------------------+------------------------------+
; 1 Clock ; 22 ; ; 1 Clock ; 22 ;
; 1 Clock enable ; 11 ; ; 1 Clock enable ; 9 ;
; 1 Sync. clear ; 2 ; ; 1 Sync. clear ; 2 ;
; 2 Clock enables ; 2 ; ; 2 Clock enables ; 3 ;
; 2 Clocks ; 1 ;
+------------------------------------+------------------------------+ +------------------------------------+------------------------------+
+-----------------------------------------------------------------------------+ +-----------------------------------------------------------------------------+
; LAB Signals Sourced ; ; LAB Signals Sourced ;
+----------------------------------------------+------------------------------+ +----------------------------------------------+------------------------------+
; Number of Signals Sourced (Average = 10.17) ; Number of LABs (Total = 24) ; ; Number of Signals Sourced (Average = 10.13) ; Number of LABs (Total = 24) ;
+----------------------------------------------+------------------------------+ +----------------------------------------------+------------------------------+
; 0 ; 0 ; ; 0 ; 0 ;
; 1 ; 0 ; ; 1 ; 0 ;
@ -607,10 +606,10 @@ Note: For table entries with two numbers listed, the numbers in parentheses indi
; 5 ; 0 ; ; 5 ; 0 ;
; 6 ; 0 ; ; 6 ; 0 ;
; 7 ; 0 ; ; 7 ; 0 ;
; 8 ; 0 ; ; 8 ; 1 ;
; 9 ; 2 ; ; 9 ; 0 ;
; 10 ; 20 ; ; 10 ; 22 ;
; 11 ; 1 ; ; 11 ; 0 ;
; 12 ; 0 ; ; 12 ; 0 ;
; 13 ; 0 ; ; 13 ; 0 ;
; 14 ; 0 ; ; 14 ; 0 ;
@ -621,18 +620,18 @@ Note: For table entries with two numbers listed, the numbers in parentheses indi
+--------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------+
; LAB Signals Sourced Out ; ; LAB Signals Sourced Out ;
+-------------------------------------------------+------------------------------+ +-------------------------------------------------+------------------------------+
; Number of Signals Sourced Out (Average = 7.50) ; Number of LABs (Total = 24) ; ; Number of Signals Sourced Out (Average = 7.08) ; Number of LABs (Total = 24) ;
+-------------------------------------------------+------------------------------+ +-------------------------------------------------+------------------------------+
; 0 ; 0 ; ; 0 ; 0 ;
; 1 ; 0 ; ; 1 ; 0 ;
; 2 ; 0 ; ; 2 ; 0 ;
; 3 ; 1 ; ; 3 ; 2 ;
; 4 ; 1 ; ; 4 ; 1 ;
; 5 ; 1 ; ; 5 ; 3 ;
; 6 ; 6 ; ; 6 ; 3 ;
; 7 ; 2 ; ; 7 ; 4 ;
; 8 ; 4 ; ; 8 ; 5 ;
; 9 ; 6 ; ; 9 ; 3 ;
; 10 ; 2 ; ; 10 ; 2 ;
; 11 ; 0 ; ; 11 ; 0 ;
; 12 ; 1 ; ; 12 ; 1 ;
@ -642,33 +641,31 @@ Note: For table entries with two numbers listed, the numbers in parentheses indi
+-----------------------------------------------------------------------------+ +-----------------------------------------------------------------------------+
; LAB Distinct Inputs ; ; LAB Distinct Inputs ;
+----------------------------------------------+------------------------------+ +----------------------------------------------+------------------------------+
; Number of Distinct Inputs (Average = 12.88) ; Number of LABs (Total = 24) ; ; Number of Distinct Inputs (Average = 12.50) ; Number of LABs (Total = 24) ;
+----------------------------------------------+------------------------------+ +----------------------------------------------+------------------------------+
; 0 ; 0 ; ; 0 ; 0 ;
; 1 ; 0 ; ; 1 ; 0 ;
; 2 ; 0 ; ; 2 ; 1 ;
; 3 ; 0 ; ; 3 ; 0 ;
; 4 ; 2 ; ; 4 ; 2 ;
; 5 ; 0 ; ; 5 ; 0 ;
; 6 ; 0 ; ; 6 ; 0 ;
; 7 ; 1 ; ; 7 ; 0 ;
; 8 ; 0 ; ; 8 ; 1 ;
; 9 ; 1 ; ; 9 ; 2 ;
; 10 ; 2 ; ; 10 ; 1 ;
; 11 ; 5 ; ; 11 ; 4 ;
; 12 ; 2 ; ; 12 ; 3 ;
; 13 ; 1 ; ; 13 ; 1 ;
; 14 ; 2 ; ; 14 ; 2 ;
; 15 ; 1 ; ; 15 ; 0 ;
; 16 ; 1 ; ; 16 ; 2 ;
; 17 ; 1 ; ; 17 ; 0 ;
; 18 ; 3 ; ; 18 ; 1 ;
; 19 ; 1 ; ; 19 ; 1 ;
; 20 ; 0 ; ; 20 ; 0 ;
; 21 ; 0 ; ; 21 ; 2 ;
; 22 ; 0 ; ; 22 ; 1 ;
; 23 ; 0 ;
; 24 ; 1 ;
+----------------------------------------------+------------------------------+ +----------------------------------------------+------------------------------+
@ -715,23 +712,21 @@ Info (332111): Found 3 clocks
Info (186079): Completed User Assigned Global Signals Promotion Operation Info (186079): Completed User Assigned Global Signals Promotion Operation
Info (186215): Automatically promoted signal "C14M" to use Global clock in PIN 12 File: Y:/Repos/RAM2E/CPLD/RAM2E.v Line: 8 Info (186215): Automatically promoted signal "C14M" to use Global clock in PIN 12 File: Y:/Repos/RAM2E/CPLD/RAM2E.v Line: 8
Info (186216): Automatically promoted some destinations of signal "PHI1" to use Global clock File: Y:/Repos/RAM2E/CPLD/RAM2E.v Line: 8 Info (186216): Automatically promoted some destinations of signal "PHI1" to use Global clock File: Y:/Repos/RAM2E/CPLD/RAM2E.v Line: 8
Info (186217): Destination "nVOE~0" may be non-global or may not use global clock File: Y:/Repos/RAM2E/CPLD/RAM2E.v Line: 59
Info (186217): Destination "PHI1r" may be non-global or may not use global clock File: Y:/Repos/RAM2E/CPLD/RAM2E.v Line: 20 Info (186217): Destination "PHI1r" may be non-global or may not use global clock File: Y:/Repos/RAM2E/CPLD/RAM2E.v Line: 20
Info (186217): Destination "S~2" may be non-global or may not use global clock File: Y:/Repos/RAM2E/CPLD/RAM2E.v Line: 19 Info (186217): Destination "S~0" may be non-global or may not use global clock File: Y:/Repos/RAM2E/CPLD/RAM2E.v Line: 19
Info (186217): Destination "S[2]~9" may be non-global or may not use global clock File: Y:/Repos/RAM2E/CPLD/RAM2E.v Line: 21
Info (186228): Pin "PHI1" drives global clock, but is not placed in a dedicated clock pin position File: Y:/Repos/RAM2E/CPLD/RAM2E.v Line: 8 Info (186228): Pin "PHI1" drives global clock, but is not placed in a dedicated clock pin position File: Y:/Repos/RAM2E/CPLD/RAM2E.v Line: 8
Info (186079): Completed Auto Global Promotion Operation Info (186079): Completed Auto Global Promotion Operation
Info (176234): Starting register packing Info (176234): Starting register packing
Info (186468): Started processing fast register assignments Info (186468): Started processing fast register assignments
Warning (186473): Ignored the FAST_OUTPUT_REGISTER assignment made to the following nodes Warning (186473): Ignored the FAST_OUTPUT_REGISTER assignment made to the following nodes
Warning (186484): Ignored assignment to node "RAout[0]" because node "RAr[0]", which is feeding it, is not a register File: Y:/Repos/RAM2E/CPLD/RAM2E.v Line: 87 Warning (186484): Ignored assignment to node "RAout[0]" because node "RAr[0]", which is feeding it, is not a register File: Y:/Repos/RAM2E/CPLD/RAM2E.v Line: 86
Warning (186484): Ignored assignment to node "RAout[1]" because node "RAr[1]", which is feeding it, is not a register File: Y:/Repos/RAM2E/CPLD/RAM2E.v Line: 87 Warning (186484): Ignored assignment to node "RAout[1]" because node "RAr[1]", which is feeding it, is not a register File: Y:/Repos/RAM2E/CPLD/RAM2E.v Line: 86
Warning (186484): Ignored assignment to node "RAout[2]" because node "RAr[2]", which is feeding it, is not a register File: Y:/Repos/RAM2E/CPLD/RAM2E.v Line: 87 Warning (186484): Ignored assignment to node "RAout[2]" because node "RAr[2]", which is feeding it, is not a register File: Y:/Repos/RAM2E/CPLD/RAM2E.v Line: 86
Warning (186484): Ignored assignment to node "RAout[3]" because node "RAr[3]", which is feeding it, is not a register File: Y:/Repos/RAM2E/CPLD/RAM2E.v Line: 87 Warning (186484): Ignored assignment to node "RAout[3]" because node "RAr[3]", which is feeding it, is not a register File: Y:/Repos/RAM2E/CPLD/RAM2E.v Line: 86
Warning (186484): Ignored assignment to node "RAout[4]" because node "RAr[4]", which is feeding it, is not a register File: Y:/Repos/RAM2E/CPLD/RAM2E.v Line: 87 Warning (186484): Ignored assignment to node "RAout[4]" because node "RAr[4]", which is feeding it, is not a register File: Y:/Repos/RAM2E/CPLD/RAM2E.v Line: 86
Warning (186484): Ignored assignment to node "RAout[5]" because node "RAr[5]", which is feeding it, is not a register File: Y:/Repos/RAM2E/CPLD/RAM2E.v Line: 87 Warning (186484): Ignored assignment to node "RAout[5]" because node "RAr[5]", which is feeding it, is not a register File: Y:/Repos/RAM2E/CPLD/RAM2E.v Line: 86
Warning (186484): Ignored assignment to node "RAout[6]" because node "RAr[6]", which is feeding it, is not a register File: Y:/Repos/RAM2E/CPLD/RAM2E.v Line: 87 Warning (186484): Ignored assignment to node "RAout[6]" because node "RAr[6]", which is feeding it, is not a register File: Y:/Repos/RAM2E/CPLD/RAM2E.v Line: 86
Warning (186484): Ignored assignment to node "RAout[7]" because node "RAr[7]", which is feeding it, is not a register File: Y:/Repos/RAM2E/CPLD/RAM2E.v Line: 87 Warning (186484): Ignored assignment to node "RAout[7]" because node "RAr[7]", which is feeding it, is not a register File: Y:/Repos/RAM2E/CPLD/RAM2E.v Line: 86
Info (186469): Finished processing fast register assignments Info (186469): Finished processing fast register assignments
Info (176235): Finished register packing Info (176235): Finished register packing
Info (171121): Fitter preparation operations ending: elapsed time is 00:00:01 Info (171121): Fitter preparation operations ending: elapsed time is 00:00:01
@ -742,18 +737,18 @@ Info (170191): Fitter placement operations beginning
Info (170137): Fitter placement was successful Info (170137): Fitter placement was successful
Info (170192): Fitter placement operations ending: elapsed time is 00:00:01 Info (170192): Fitter placement operations ending: elapsed time is 00:00:01
Info (170193): Fitter routing operations beginning Info (170193): Fitter routing operations beginning
Info (170089): 5e+01 ns of routing delay (approximately 3.1% of available device routing delay) has been added to meet hold timing. For more information, refer to the Estimated Delay Added for Hold Timing section in the Fitter report. Info (170089): 5e+01 ns of routing delay (approximately 3.3% of available device routing delay) has been added to meet hold timing. For more information, refer to the Estimated Delay Added for Hold Timing section in the Fitter report.
Info (170195): Router estimated average interconnect usage is 26% of the available device resources Info (170195): Router estimated average interconnect usage is 26% of the available device resources
Info (170196): Router estimated peak interconnect usage is 26% of the available device resources in the region that extends from location X0_Y0 to location X8_Y5 Info (170196): Router estimated peak interconnect usage is 26% of the available device resources in the region that extends from location X0_Y0 to location X8_Y5
Info (170202): The Fitter performed an Auto Fit compilation. No optimizations were skipped because the design's timing and routability requirements required full optimization. Info (170202): The Fitter performed an Auto Fit compilation. No optimizations were skipped because the design's timing and routability requirements required full optimization.
Info (170194): Fitter routing operations ending: elapsed time is 00:00:00 Info (170194): Fitter routing operations ending: elapsed time is 00:00:00
Info (11888): Total time spent on timing analysis during the Fitter is 0.52 seconds. Info (11888): Total time spent on timing analysis during the Fitter is 0.46 seconds.
Info (11218): Fitter post-fit operations ending: elapsed time is 00:00:00 Info (11218): Fitter post-fit operations ending: elapsed time is 00:00:00
Info (144001): Generated suppressed messages file Y:/Repos/RAM2E/CPLD/MAXII/output_files/RAM2E.fit.smsg Info (144001): Generated suppressed messages file Y:/Repos/RAM2E/CPLD/MAXII/output_files/RAM2E.fit.smsg
Info: Quartus Prime Fitter was successful. 0 errors, 11 warnings Info: Quartus Prime Fitter was successful. 0 errors, 11 warnings
Info: Peak virtual memory: 13751 megabytes Info: Peak virtual memory: 13751 megabytes
Info: Processing ended: Tue Jan 16 14:28:00 2024 Info: Processing ended: Wed Jan 31 09:41:38 2024
Info: Elapsed time: 00:00:04 Info: Elapsed time: 00:00:05
Info: Total CPU time (on all processors): 00:00:04 Info: Total CPU time (on all processors): 00:00:04

View File

@ -1,4 +1,4 @@
Fitter Status : Successful - Tue Jan 16 14:28:00 2024 Fitter Status : Successful - Wed Jan 31 09:41:38 2024
Quartus Prime Version : 19.1.0 Build 670 09/22/2019 Patches 0.02std SJ Lite Edition Quartus Prime Version : 19.1.0 Build 670 09/22/2019 Patches 0.02std SJ Lite Edition
Revision Name : RAM2E Revision Name : RAM2E
Top-level Entity Name : RAM2E Top-level Entity Name : RAM2E

View File

@ -1,5 +1,5 @@
Flow report for RAM2E Flow report for RAM2E
Tue Jan 16 14:28:05 2024 Wed Jan 31 09:41:43 2024
Quartus Prime Version 19.1.0 Build 670 09/22/2019 Patches 0.02std SJ Lite Edition Quartus Prime Version 19.1.0 Build 670 09/22/2019 Patches 0.02std SJ Lite Edition
@ -41,7 +41,7 @@ https://fpgasoftware.intel.com/eula.
+-------------------------------------------------------------------------------------+ +-------------------------------------------------------------------------------------+
; Flow Summary ; ; Flow Summary ;
+-----------------------+-------------------------------------------------------------+ +-----------------------+-------------------------------------------------------------+
; Flow Status ; Successful - Tue Jan 16 14:28:02 2024 ; ; Flow Status ; Successful - Wed Jan 31 09:41:40 2024 ;
; Quartus Prime Version ; 19.1.0 Build 670 09/22/2019 Patches 0.02std SJ Lite Edition ; ; Quartus Prime Version ; 19.1.0 Build 670 09/22/2019 Patches 0.02std SJ Lite Edition ;
; Revision Name ; RAM2E ; ; Revision Name ; RAM2E ;
; Top-level Entity Name ; RAM2E ; ; Top-level Entity Name ; RAM2E ;
@ -60,7 +60,7 @@ https://fpgasoftware.intel.com/eula.
+-------------------+---------------------+ +-------------------+---------------------+
; Option ; Setting ; ; Option ; Setting ;
+-------------------+---------------------+ +-------------------+---------------------+
; Start date & time ; 01/16/2024 14:27:30 ; ; Start date & time ; 01/31/2024 09:41:02 ;
; Main task ; Compilation ; ; Main task ; Compilation ;
; Revision Name ; RAM2E ; ; Revision Name ; RAM2E ;
+-------------------+---------------------+ +-------------------+---------------------+
@ -71,7 +71,7 @@ https://fpgasoftware.intel.com/eula.
+---------------------------------------+------------------------------+---------------+-------------+------------+ +---------------------------------------+------------------------------+---------------+-------------+------------+
; Assignment Name ; Value ; Default Value ; Entity Name ; Section Id ; ; Assignment Name ; Value ; Default Value ; Entity Name ; Section Id ;
+---------------------------------------+------------------------------+---------------+-------------+------------+ +---------------------------------------+------------------------------+---------------+-------------+------------+
; COMPILER_SIGNATURE_ID ; 121381084694.170543325000956 ; -- ; -- ; -- ; ; COMPILER_SIGNATURE_ID ; 121381084694.170671206206856 ; -- ; -- ; -- ;
; MAX_CORE_JUNCTION_TEMP ; 85 ; -- ; -- ; -- ; ; MAX_CORE_JUNCTION_TEMP ; 85 ; -- ; -- ; -- ;
; MIN_CORE_JUNCTION_TEMP ; 0 ; -- ; -- ; -- ; ; MIN_CORE_JUNCTION_TEMP ; 0 ; -- ; -- ; -- ;
; NUM_PARALLEL_PROCESSORS ; 4 ; -- ; -- ; -- ; ; NUM_PARALLEL_PROCESSORS ; 4 ; -- ; -- ; -- ;
@ -86,11 +86,11 @@ https://fpgasoftware.intel.com/eula.
+----------------------+--------------+-------------------------+---------------------+------------------------------------+ +----------------------+--------------+-------------------------+---------------------+------------------------------------+
; Module Name ; Elapsed Time ; Average Processors Used ; Peak Virtual Memory ; Total CPU Time (on all processors) ; ; Module Name ; Elapsed Time ; Average Processors Used ; Peak Virtual Memory ; Total CPU Time (on all processors) ;
+----------------------+--------------+-------------------------+---------------------+------------------------------------+ +----------------------+--------------+-------------------------+---------------------+------------------------------------+
; Analysis & Synthesis ; 00:00:25 ; 1.0 ; 13117 MB ; 00:00:42 ; ; Analysis & Synthesis ; 00:00:30 ; 1.0 ; 13129 MB ; 00:00:53 ;
; Fitter ; 00:00:04 ; 1.0 ; 13751 MB ; 00:00:04 ; ; Fitter ; 00:00:05 ; 1.0 ; 13751 MB ; 00:00:04 ;
; Assembler ; 00:00:01 ; 1.0 ; 13070 MB ; 00:00:01 ; ; Assembler ; 00:00:01 ; 1.0 ; 13071 MB ; 00:00:01 ;
; Timing Analyzer ; 00:00:02 ; 1.0 ; 13069 MB ; 00:00:01 ; ; Timing Analyzer ; 00:00:01 ; 1.0 ; 13071 MB ; 00:00:01 ;
; Total ; 00:00:32 ; -- ; -- ; 00:00:48 ; ; Total ; 00:00:37 ; -- ; -- ; 00:00:59 ;
+----------------------+--------------+-------------------------+---------------------+------------------------------------+ +----------------------+--------------+-------------------------+---------------------+------------------------------------+

View File

@ -1,5 +1,5 @@
Analysis & Synthesis report for RAM2E Analysis & Synthesis report for RAM2E
Tue Jan 16 14:27:55 2024 Wed Jan 31 09:41:31 2024
Quartus Prime Version 19.1.0 Build 670 09/22/2019 Patches 0.02std SJ Lite Edition Quartus Prime Version 19.1.0 Build 670 09/22/2019 Patches 0.02std SJ Lite Edition
@ -46,7 +46,7 @@ https://fpgasoftware.intel.com/eula.
+-------------------------------------------------------------------------------------------+ +-------------------------------------------------------------------------------------------+
; Analysis & Synthesis Summary ; ; Analysis & Synthesis Summary ;
+-----------------------------+-------------------------------------------------------------+ +-----------------------------+-------------------------------------------------------------+
; Analysis & Synthesis Status ; Successful - Tue Jan 16 14:27:55 2024 ; ; Analysis & Synthesis Status ; Successful - Wed Jan 31 09:41:31 2024 ;
; Quartus Prime Version ; 19.1.0 Build 670 09/22/2019 Patches 0.02std SJ Lite Edition ; ; Quartus Prime Version ; 19.1.0 Build 670 09/22/2019 Patches 0.02std SJ Lite Edition ;
; Revision Name ; RAM2E ; ; Revision Name ; RAM2E ;
; Top-level Entity Name ; RAM2E ; ; Top-level Entity Name ; RAM2E ;
@ -169,9 +169,9 @@ https://fpgasoftware.intel.com/eula.
; -- Combinational with a register ; 93 ; ; -- Combinational with a register ; 93 ;
; ; ; ; ; ;
; Logic element usage by number of LUT inputs ; ; ; Logic element usage by number of LUT inputs ; ;
; -- 4 input functions ; 115 ; ; -- 4 input functions ; 116 ;
; -- 3 input functions ; 55 ; ; -- 3 input functions ; 53 ;
; -- 2 input functions ; 45 ; ; -- 2 input functions ; 46 ;
; -- 1 input functions ; 3 ; ; -- 1 input functions ; 3 ;
; -- 0 input functions ; 1 ; ; -- 0 input functions ; 1 ;
; ; ; ; ; ;
@ -199,8 +199,8 @@ https://fpgasoftware.intel.com/eula.
+--------------------------------------------------------------+-------------+--------------+------------+------+--------------+--------------+-------------------+------------------+-----------------+------------+-------------------------------------------------------------------------------------------+---------------------+--------------+ +--------------------------------------------------------------+-------------+--------------+------------+------+--------------+--------------+-------------------+------------------+-----------------+------------+-------------------------------------------------------------------------------------------+---------------------+--------------+
; Compilation Hierarchy Node ; Logic Cells ; LC Registers ; UFM Blocks ; Pins ; Virtual Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Carry Chain LCs ; Packed LCs ; Full Hierarchy Name ; Entity Name ; Library Name ; ; Compilation Hierarchy Node ; Logic Cells ; LC Registers ; UFM Blocks ; Pins ; Virtual Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Carry Chain LCs ; Packed LCs ; Full Hierarchy Name ; Entity Name ; Library Name ;
+--------------------------------------------------------------+-------------+--------------+------------+------+--------------+--------------+-------------------+------------------+-----------------+------------+-------------------------------------------------------------------------------------------+---------------------+--------------+ +--------------------------------------------------------------+-------------+--------------+------------+------+--------------+--------------+-------------------+------------------+-----------------+------------+-------------------------------------------------------------------------------------------+---------------------+--------------+
; |RAM2E ; 252 (192) ; 126 ; 1 ; 70 ; 0 ; 126 (98) ; 33 (25) ; 93 (69) ; 15 (15) ; 0 (0) ; |RAM2E ; RAM2E ; work ; ; |RAM2E ; 252 (191) ; 126 ; 1 ; 70 ; 0 ; 126 (97) ; 33 (25) ; 93 (69) ; 15 (15) ; 0 (0) ; |RAM2E ; RAM2E ; work ;
; |RAM2E_UFM:ram2e_ufm| ; 60 (60) ; 32 ; 1 ; 0 ; 0 ; 28 (28) ; 8 (8) ; 24 (24) ; 0 (0) ; 0 (0) ; |RAM2E|RAM2E_UFM:ram2e_ufm ; RAM2E_UFM ; work ; ; |RAM2E_UFM:ram2e_ufm| ; 61 (61) ; 32 ; 1 ; 0 ; 0 ; 29 (29) ; 8 (8) ; 24 (24) ; 0 (0) ; 0 (0) ; |RAM2E|RAM2E_UFM:ram2e_ufm ; RAM2E_UFM ; work ;
; |UFM:UFM_inst| ; 0 (0) ; 0 ; 1 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |RAM2E|RAM2E_UFM:ram2e_ufm|UFM:UFM_inst ; UFM ; work ; ; |UFM:UFM_inst| ; 0 (0) ; 0 ; 1 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |RAM2E|RAM2E_UFM:ram2e_ufm|UFM:UFM_inst ; UFM ; work ;
; |UFM_altufm_none_lbr:UFM_altufm_none_lbr_component| ; 0 (0) ; 0 ; 1 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |RAM2E|RAM2E_UFM:ram2e_ufm|UFM:UFM_inst|UFM_altufm_none_lbr:UFM_altufm_none_lbr_component ; UFM_altufm_none_lbr ; work ; ; |UFM_altufm_none_lbr:UFM_altufm_none_lbr_component| ; 0 (0) ; 0 ; 1 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |RAM2E|RAM2E_UFM:ram2e_ufm|UFM:UFM_inst|UFM_altufm_none_lbr:UFM_altufm_none_lbr_component ; UFM_altufm_none_lbr ; work ;
+--------------------------------------------------------------+-------------+--------------+------------+------+--------------+--------------+-------------------+------------------+-----------------+------------+-------------------------------------------------------------------------------------------+---------------------+--------------+ +--------------------------------------------------------------+-------------+--------------+------------+------+--------------+--------------+-------------------+------------------+-----------------+------------+-------------------------------------------------------------------------------------------+---------------------+--------------+
@ -282,7 +282,7 @@ Note: For table entries with two numbers listed, the numbers in parentheses indi
Info: ******************************************************************* Info: *******************************************************************
Info: Running Quartus Prime Analysis & Synthesis Info: Running Quartus Prime Analysis & Synthesis
Info: Version 19.1.0 Build 670 09/22/2019 Patches 0.02std SJ Lite Edition Info: Version 19.1.0 Build 670 09/22/2019 Patches 0.02std SJ Lite Edition
Info: Processing started: Tue Jan 16 14:27:30 2024 Info: Processing started: Wed Jan 31 09:41:01 2024
Info: Command: quartus_map --read_settings_files=on --write_settings_files=off RAM2E-MAXII -c RAM2E Info: Command: quartus_map --read_settings_files=on --write_settings_files=off RAM2E-MAXII -c RAM2E
Info (20032): Parallel compilation is enabled and will use up to 4 processors Info (20032): Parallel compilation is enabled and will use up to 4 processors
Info (12021): Found 1 design units, including 1 entities, in source file /repos/ram2e/cpld/ram2e.v Info (12021): Found 1 design units, including 1 entities, in source file /repos/ram2e/cpld/ram2e.v
@ -293,11 +293,11 @@ Info (12021): Found 2 design units, including 2 entities, in source file ufm.v
Info (12023): Found entity 1: UFM_altufm_none_lbr File: Y:/Repos/RAM2E/CPLD/MAXII/UFM.v Line: 47 Info (12023): Found entity 1: UFM_altufm_none_lbr File: Y:/Repos/RAM2E/CPLD/MAXII/UFM.v Line: 47
Info (12023): Found entity 2: UFM File: Y:/Repos/RAM2E/CPLD/MAXII/UFM.v Line: 166 Info (12023): Found entity 2: UFM File: Y:/Repos/RAM2E/CPLD/MAXII/UFM.v Line: 166
Info (12127): Elaborating entity "RAM2E" for the top level hierarchy Info (12127): Elaborating entity "RAM2E" for the top level hierarchy
Info (12128): Elaborating entity "RAM2E_UFM" for hierarchy "RAM2E_UFM:ram2e_ufm" File: Y:/Repos/RAM2E/CPLD/RAM2E.v Line: 138 Info (12128): Elaborating entity "RAM2E_UFM" for hierarchy "RAM2E_UFM:ram2e_ufm" File: Y:/Repos/RAM2E/CPLD/RAM2E.v Line: 137
Info (12128): Elaborating entity "UFM" for hierarchy "RAM2E_UFM:ram2e_ufm|UFM:UFM_inst" File: Y:/Repos/RAM2E/CPLD/UFM-MAX.v Line: 78 Info (12128): Elaborating entity "UFM" for hierarchy "RAM2E_UFM:ram2e_ufm|UFM:UFM_inst" File: Y:/Repos/RAM2E/CPLD/UFM-MAX.v Line: 78
Info (12128): Elaborating entity "UFM_altufm_none_lbr" for hierarchy "RAM2E_UFM:ram2e_ufm|UFM:UFM_inst|UFM_altufm_none_lbr:UFM_altufm_none_lbr_component" File: Y:/Repos/RAM2E/CPLD/MAXII/UFM.v Line: 217 Info (12128): Elaborating entity "UFM_altufm_none_lbr" for hierarchy "RAM2E_UFM:ram2e_ufm|UFM:UFM_inst|UFM_altufm_none_lbr:UFM_altufm_none_lbr_component" File: Y:/Repos/RAM2E/CPLD/MAXII/UFM.v Line: 217
Warning (13024): Output pins are stuck at VCC or GND Warning (13024): Output pins are stuck at VCC or GND
Warning (13410): Pin "nCSout" is stuck at GND File: Y:/Repos/RAM2E/CPLD/RAM2E.v Line: 77 Warning (13410): Pin "nCSout" is stuck at GND File: Y:/Repos/RAM2E/CPLD/RAM2E.v Line: 76
Warning (14632): Output pin "Dout[0]" driven by bidirectional pin "RD[0]" cannot be tri-stated File: Y:/Repos/RAM2E/CPLD/RAM2E.v Line: 50 Warning (14632): Output pin "Dout[0]" driven by bidirectional pin "RD[0]" cannot be tri-stated File: Y:/Repos/RAM2E/CPLD/RAM2E.v Line: 50
Warning (14632): Output pin "Dout[1]" driven by bidirectional pin "RD[1]" cannot be tri-stated File: Y:/Repos/RAM2E/CPLD/RAM2E.v Line: 50 Warning (14632): Output pin "Dout[1]" driven by bidirectional pin "RD[1]" cannot be tri-stated File: Y:/Repos/RAM2E/CPLD/RAM2E.v Line: 50
Warning (14632): Output pin "Dout[2]" driven by bidirectional pin "RD[2]" cannot be tri-stated File: Y:/Repos/RAM2E/CPLD/RAM2E.v Line: 50 Warning (14632): Output pin "Dout[2]" driven by bidirectional pin "RD[2]" cannot be tri-stated File: Y:/Repos/RAM2E/CPLD/RAM2E.v Line: 50
@ -316,10 +316,10 @@ Info (21057): Implemented 323 device resources after synthesis - the final resou
Info (21070): Implemented 1 User Flash Memory blocks Info (21070): Implemented 1 User Flash Memory blocks
Info (144001): Generated suppressed messages file Y:/Repos/RAM2E/CPLD/MAXII/output_files/RAM2E.map.smsg Info (144001): Generated suppressed messages file Y:/Repos/RAM2E/CPLD/MAXII/output_files/RAM2E.map.smsg
Info: Quartus Prime Analysis & Synthesis was successful. 0 errors, 12 warnings Info: Quartus Prime Analysis & Synthesis was successful. 0 errors, 12 warnings
Info: Peak virtual memory: 13117 megabytes Info: Peak virtual memory: 13129 megabytes
Info: Processing ended: Tue Jan 16 14:27:55 2024 Info: Processing ended: Wed Jan 31 09:41:31 2024
Info: Elapsed time: 00:00:25 Info: Elapsed time: 00:00:30
Info: Total CPU time (on all processors): 00:00:42 Info: Total CPU time (on all processors): 00:00:53
+------------------------------------------+ +------------------------------------------+

View File

@ -1,3 +1,3 @@
Warning (10273): Verilog HDL warning at RAM2E.v(74): extended using "x" or "z" File: Y:/Repos/RAM2E/CPLD/RAM2E.v Line: 74 Warning (10273): Verilog HDL warning at RAM2E.v(73): extended using "x" or "z" File: Y:/Repos/RAM2E/CPLD/RAM2E.v Line: 73
Warning (10463): Verilog HDL Declaration warning at UFM.v(73): "program" is SystemVerilog-2005 keyword File: Y:/Repos/RAM2E/CPLD/MAXII/UFM.v Line: 73 Warning (10463): Verilog HDL Declaration warning at UFM.v(73): "program" is SystemVerilog-2005 keyword File: Y:/Repos/RAM2E/CPLD/MAXII/UFM.v Line: 73
Warning (10463): Verilog HDL Declaration warning at UFM.v(189): "program" is SystemVerilog-2005 keyword File: Y:/Repos/RAM2E/CPLD/MAXII/UFM.v Line: 189 Warning (10463): Verilog HDL Declaration warning at UFM.v(189): "program" is SystemVerilog-2005 keyword File: Y:/Repos/RAM2E/CPLD/MAXII/UFM.v Line: 189

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@ -1,4 +1,4 @@
Analysis & Synthesis Status : Successful - Tue Jan 16 14:27:55 2024 Analysis & Synthesis Status : Successful - Wed Jan 31 09:41:31 2024
Quartus Prime Version : 19.1.0 Build 670 09/22/2019 Patches 0.02std SJ Lite Edition Quartus Prime Version : 19.1.0 Build 670 09/22/2019 Patches 0.02std SJ Lite Edition
Revision Name : RAM2E Revision Name : RAM2E
Top-level Entity Name : RAM2E Top-level Entity Name : RAM2E

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@ -1,5 +1,5 @@
Timing Analyzer report for RAM2E Timing Analyzer report for RAM2E
Tue Jan 16 14:28:05 2024 Wed Jan 31 09:41:43 2024
Quartus Prime Version 19.1.0 Build 670 09/22/2019 Patches 0.02std SJ Lite Edition Quartus Prime Version 19.1.0 Build 670 09/22/2019 Patches 0.02std SJ Lite Edition
@ -84,7 +84,7 @@ https://fpgasoftware.intel.com/eula.
; ; ; ; ; ;
; Usage by Processor ; % Time Used ; ; Usage by Processor ; % Time Used ;
; Processor 1 ; 100.0% ; ; Processor 1 ; 100.0% ;
; Processor 2 ; 0.0% ; ; Processor 2 ; 0.2% ;
+----------------------------+-------------+ +----------------------------+-------------+
@ -93,8 +93,8 @@ https://fpgasoftware.intel.com/eula.
+------------------+--------+--------------------------+ +------------------+--------+--------------------------+
; SDC File Path ; Status ; Read at ; ; SDC File Path ; Status ; Read at ;
+------------------+--------+--------------------------+ +------------------+--------+--------------------------+
; ../RAM2E.sdc ; OK ; Tue Jan 16 14:28:04 2024 ; ; ../RAM2E.sdc ; OK ; Wed Jan 31 09:41:43 2024 ;
; ../RAM2E-MAX.sdc ; OK ; Tue Jan 16 14:28:04 2024 ; ; ../RAM2E-MAX.sdc ; OK ; Wed Jan 31 09:41:43 2024 ;
+------------------+--------+--------------------------+ +------------------+--------+--------------------------+
@ -116,7 +116,7 @@ https://fpgasoftware.intel.com/eula.
+-----------+-----------------+------------------------+------+ +-----------+-----------------+------------------------+------+
; 10.0 MHz ; 10.0 MHz ; ram2e_ufm|ARCLK|regout ; ; ; 10.0 MHz ; 10.0 MHz ; ram2e_ufm|ARCLK|regout ; ;
; 10.0 MHz ; 10.0 MHz ; ram2e_ufm|DRCLK|regout ; ; ; 10.0 MHz ; 10.0 MHz ; ram2e_ufm|DRCLK|regout ; ;
; 68.96 MHz ; 68.96 MHz ; C14M ; ; ; 68.17 MHz ; 68.17 MHz ; C14M ; ;
+-----------+-----------------+------------------------+------+ +-----------+-----------------+------------------------+------+
This panel reports FMAX for every clock in the design, regardless of the user-specified clock periods. FMAX is only computed for paths where the source and destination registers or ports are driven by the same clock. Paths of different clocks, including generated clocks, are ignored. For paths between a clock and its inversion, FMAX is computed as if the rising and falling edges are scaled along with FMAX, such that the duty cycle (in terms of a percentage) is maintained. Altera recommends that you always use clock constraints and other slack reports for sign-off analysis. This panel reports FMAX for every clock in the design, regardless of the user-specified clock periods. FMAX is only computed for paths where the source and destination registers or ports are driven by the same clock. Paths of different clocks, including generated clocks, are ignored. For paths between a clock and its inversion, FMAX is computed as if the rising and falling edges are scaled along with FMAX, such that the duty cycle (in terms of a percentage) is maintained. Altera recommends that you always use clock constraints and other slack reports for sign-off analysis.
@ -126,9 +126,9 @@ This panel reports FMAX for every clock in the design, regardless of the user-sp
+------------------------+---------+---------------+ +------------------------+---------+---------------+
; Clock ; Slack ; End Point TNS ; ; Clock ; Slack ; End Point TNS ;
+------------------------+---------+---------------+ +------------------------+---------+---------------+
; ram2e_ufm|ARCLK|regout ; -23.682 ; -23.682 ; ; ram2e_ufm|ARCLK|regout ; -23.723 ; -23.723 ;
; ram2e_ufm|DRCLK|regout ; -23.562 ; -23.562 ; ; ram2e_ufm|DRCLK|regout ; -23.713 ; -23.713 ;
; C14M ; -8.731 ; -96.469 ; ; C14M ; -10.120 ; -109.885 ;
+------------------------+---------+---------------+ +------------------------+---------+---------------+
@ -137,9 +137,9 @@ This panel reports FMAX for every clock in the design, regardless of the user-sp
+------------------------+---------+---------------+ +------------------------+---------+---------------+
; Clock ; Slack ; End Point TNS ; ; Clock ; Slack ; End Point TNS ;
+------------------------+---------+---------------+ +------------------------+---------+---------------+
; ram2e_ufm|DRCLK|regout ; -16.461 ; -16.461 ; ; ram2e_ufm|DRCLK|regout ; -16.306 ; -16.306 ;
; ram2e_ufm|ARCLK|regout ; -16.317 ; -16.317 ; ; ram2e_ufm|ARCLK|regout ; -16.276 ; -16.276 ;
; C14M ; 1.433 ; 0.000 ; ; C14M ; 1.415 ; 0.000 ;
+------------------------+---------+---------------+ +------------------------+---------+---------------+
@ -171,7 +171,7 @@ No paths to report.
+---------+-----------------------------------------------------------------------------------------------------------------------------+-----------------------------------------------------------------------------------------------------------------------------+------------------------+------------------------+--------------+------------+------------+ +---------+-----------------------------------------------------------------------------------------------------------------------------+-----------------------------------------------------------------------------------------------------------------------------+------------------------+------------------------+--------------+------------+------------+
; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ; ; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
+---------+-----------------------------------------------------------------------------------------------------------------------------+-----------------------------------------------------------------------------------------------------------------------------+------------------------+------------------------+--------------+------------+------------+ +---------+-----------------------------------------------------------------------------------------------------------------------------+-----------------------------------------------------------------------------------------------------------------------------+------------------------+------------------------+--------------+------------+------------+
; -23.682 ; RAM2E_UFM:ram2e_ufm|ARShift ; RAM2E_UFM:ram2e_ufm|UFM:UFM_inst|UFM_altufm_none_lbr:UFM_altufm_none_lbr_component|maxii_ufm_block1~OBSERVABLEADDRESSREGOUT ; C14M ; ram2e_ufm|ARCLK|regout ; 0.001 ; -1.630 ; 2.053 ; ; -23.723 ; RAM2E_UFM:ram2e_ufm|ARShift ; RAM2E_UFM:ram2e_ufm|UFM:UFM_inst|UFM_altufm_none_lbr:UFM_altufm_none_lbr_component|maxii_ufm_block1~OBSERVABLEADDRESSREGOUT ; C14M ; ram2e_ufm|ARCLK|regout ; 0.001 ; -2.195 ; 1.529 ;
; 100.000 ; RAM2E_UFM:ram2e_ufm|UFM:UFM_inst|UFM_altufm_none_lbr:UFM_altufm_none_lbr_component|maxii_ufm_block1~OBSERVABLEADDRESSREGOUT ; RAM2E_UFM:ram2e_ufm|UFM:UFM_inst|UFM_altufm_none_lbr:UFM_altufm_none_lbr_component|maxii_ufm_block1~OBSERVABLEADDRESSREGOUT ; ram2e_ufm|ARCLK|regout ; ram2e_ufm|ARCLK|regout ; 200.000 ; 0.000 ; 80.000 ; ; 100.000 ; RAM2E_UFM:ram2e_ufm|UFM:UFM_inst|UFM_altufm_none_lbr:UFM_altufm_none_lbr_component|maxii_ufm_block1~OBSERVABLEADDRESSREGOUT ; RAM2E_UFM:ram2e_ufm|UFM:UFM_inst|UFM_altufm_none_lbr:UFM_altufm_none_lbr_component|maxii_ufm_block1~OBSERVABLEADDRESSREGOUT ; ram2e_ufm|ARCLK|regout ; ram2e_ufm|ARCLK|regout ; 200.000 ; 0.000 ; 80.000 ;
+---------+-----------------------------------------------------------------------------------------------------------------------------+-----------------------------------------------------------------------------------------------------------------------------+------------------------+------------------------+--------------+------------+------------+ +---------+-----------------------------------------------------------------------------------------------------------------------------+-----------------------------------------------------------------------------------------------------------------------------+------------------------+------------------------+--------------+------------+------------+
@ -181,118 +181,118 @@ No paths to report.
+---------+-----------------------------------------------------------------------------------------------------------------+-----------------------------------------------------------------------------------------------------------------+------------------------+------------------------+--------------+------------+------------+ +---------+-----------------------------------------------------------------------------------------------------------------+-----------------------------------------------------------------------------------------------------------------+------------------------+------------------------+--------------+------------+------------+
; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ; ; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
+---------+-----------------------------------------------------------------------------------------------------------------+-----------------------------------------------------------------------------------------------------------------+------------------------+------------------------+--------------+------------+------------+ +---------+-----------------------------------------------------------------------------------------------------------------+-----------------------------------------------------------------------------------------------------------------+------------------------+------------------------+--------------+------------+------------+
; -23.562 ; RAM2E_UFM:ram2e_ufm|DRDIn ; RAM2E_UFM:ram2e_ufm|UFM:UFM_inst|UFM_altufm_none_lbr:UFM_altufm_none_lbr_component|wire_maxii_ufm_block1_drdout ; C14M ; ram2e_ufm|DRCLK|regout ; 0.001 ; -1.497 ; 2.066 ; ; -23.713 ; RAM2E_UFM:ram2e_ufm|DRDIn ; RAM2E_UFM:ram2e_ufm|UFM:UFM_inst|UFM_altufm_none_lbr:UFM_altufm_none_lbr_component|wire_maxii_ufm_block1_drdout ; C14M ; ram2e_ufm|DRCLK|regout ; 0.001 ; -2.165 ; 1.549 ;
; -23.538 ; RAM2E_UFM:ram2e_ufm|DRShift ; RAM2E_UFM:ram2e_ufm|UFM:UFM_inst|UFM_altufm_none_lbr:UFM_altufm_none_lbr_component|wire_maxii_ufm_block1_drdout ; C14M ; ram2e_ufm|DRCLK|regout ; 0.001 ; -1.497 ; 2.042 ; ; -23.693 ; RAM2E_UFM:ram2e_ufm|DRShift ; RAM2E_UFM:ram2e_ufm|UFM:UFM_inst|UFM_altufm_none_lbr:UFM_altufm_none_lbr_component|wire_maxii_ufm_block1_drdout ; C14M ; ram2e_ufm|DRCLK|regout ; 0.001 ; -2.165 ; 1.529 ;
; 100.000 ; RAM2E_UFM:ram2e_ufm|UFM:UFM_inst|UFM_altufm_none_lbr:UFM_altufm_none_lbr_component|wire_maxii_ufm_block1_drdout ; RAM2E_UFM:ram2e_ufm|UFM:UFM_inst|UFM_altufm_none_lbr:UFM_altufm_none_lbr_component|wire_maxii_ufm_block1_drdout ; ram2e_ufm|DRCLK|regout ; ram2e_ufm|DRCLK|regout ; 200.000 ; 0.000 ; 80.000 ; ; 100.000 ; RAM2E_UFM:ram2e_ufm|UFM:UFM_inst|UFM_altufm_none_lbr:UFM_altufm_none_lbr_component|wire_maxii_ufm_block1_drdout ; RAM2E_UFM:ram2e_ufm|UFM:UFM_inst|UFM_altufm_none_lbr:UFM_altufm_none_lbr_component|wire_maxii_ufm_block1_drdout ; ram2e_ufm|DRCLK|regout ; ram2e_ufm|DRCLK|regout ; 200.000 ; 0.000 ; 80.000 ;
+---------+-----------------------------------------------------------------------------------------------------------------+-----------------------------------------------------------------------------------------------------------------+------------------------+------------------------+--------------+------------+------------+ +---------+-----------------------------------------------------------------------------------------------------------------+-----------------------------------------------------------------------------------------------------------------+------------------------+------------------------+--------------+------------+------------+
+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Setup: 'C14M' ; ; Setup: 'C14M' ;
+--------+-----------------------------------------------------------------------------------------------------------------+---------------------------------+------------------------+-------------+--------------+------------+------------+ +---------+-----------------------------------------------------------------------------------------------------------------+---------------------------------+------------------------+-------------+--------------+------------+------------+
; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ; ; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
+--------+-----------------------------------------------------------------------------------------------------------------+---------------------------------+------------------------+-------------+--------------+------------+------------+ +---------+-----------------------------------------------------------------------------------------------------------------+---------------------------------+------------------------+-------------+--------------+------------+------------+
; -8.731 ; RAM2E_UFM:ram2e_ufm|UFM:UFM_inst|UFM_altufm_none_lbr:UFM_altufm_none_lbr_component|wire_maxii_ufm_block1_drdout ; RAM2E_UFM:ram2e_ufm|RWMask[5] ; ram2e_ufm|DRCLK|regout ; C14M ; 0.001 ; 1.497 ; 9.896 ; ; -10.120 ; RAM2E_UFM:ram2e_ufm|UFM:UFM_inst|UFM_altufm_none_lbr:UFM_altufm_none_lbr_component|wire_maxii_ufm_block1_drdout ; RAM2E_UFM:ram2e_ufm|RWMask[1] ; ram2e_ufm|DRCLK|regout ; C14M ; 0.001 ; 2.165 ; 11.953 ;
; -8.317 ; RAM2E_UFM:ram2e_ufm|UFM:UFM_inst|UFM_altufm_none_lbr:UFM_altufm_none_lbr_component|wire_maxii_ufm_block1_drdout ; RAM2E_UFM:ram2e_ufm|LEDEN ; ram2e_ufm|DRCLK|regout ; C14M ; 0.001 ; 1.497 ; 9.482 ; ; -10.120 ; RAM2E_UFM:ram2e_ufm|UFM:UFM_inst|UFM_altufm_none_lbr:UFM_altufm_none_lbr_component|wire_maxii_ufm_block1_drdout ; RAM2E_UFM:ram2e_ufm|RWMask[4] ; ram2e_ufm|DRCLK|regout ; C14M ; 0.001 ; 2.165 ; 11.953 ;
; -8.260 ; RAM2E_UFM:ram2e_ufm|UFM:UFM_inst|UFM_altufm_none_lbr:UFM_altufm_none_lbr_component|wire_maxii_ufm_block1_drdout ; RAM2E_UFM:ram2e_ufm|RWMask[6] ; ram2e_ufm|DRCLK|regout ; C14M ; 0.001 ; 1.497 ; 9.425 ; ; -9.711 ; RAM2E_UFM:ram2e_ufm|UFM:UFM_inst|UFM_altufm_none_lbr:UFM_altufm_none_lbr_component|wire_maxii_ufm_block1_drdout ; RAM2E_UFM:ram2e_ufm|RWMask[5] ; ram2e_ufm|DRCLK|regout ; C14M ; 0.001 ; 2.165 ; 11.544 ;
; -8.260 ; RAM2E_UFM:ram2e_ufm|UFM:UFM_inst|UFM_altufm_none_lbr:UFM_altufm_none_lbr_component|wire_maxii_ufm_block1_drdout ; RAM2E_UFM:ram2e_ufm|RWMask[0] ; ram2e_ufm|DRCLK|regout ; C14M ; 0.001 ; 1.497 ; 9.425 ; ; -9.711 ; RAM2E_UFM:ram2e_ufm|UFM:UFM_inst|UFM_altufm_none_lbr:UFM_altufm_none_lbr_component|wire_maxii_ufm_block1_drdout ; RAM2E_UFM:ram2e_ufm|RWMask[6] ; ram2e_ufm|DRCLK|regout ; C14M ; 0.001 ; 2.165 ; 11.544 ;
; -8.260 ; RAM2E_UFM:ram2e_ufm|UFM:UFM_inst|UFM_altufm_none_lbr:UFM_altufm_none_lbr_component|wire_maxii_ufm_block1_drdout ; RAM2E_UFM:ram2e_ufm|RWMask[1] ; ram2e_ufm|DRCLK|regout ; C14M ; 0.001 ; 1.497 ; 9.425 ; ; -9.711 ; RAM2E_UFM:ram2e_ufm|UFM:UFM_inst|UFM_altufm_none_lbr:UFM_altufm_none_lbr_component|wire_maxii_ufm_block1_drdout ; RAM2E_UFM:ram2e_ufm|RWMask[0] ; ram2e_ufm|DRCLK|regout ; C14M ; 0.001 ; 2.165 ; 11.544 ;
; -8.260 ; RAM2E_UFM:ram2e_ufm|UFM:UFM_inst|UFM_altufm_none_lbr:UFM_altufm_none_lbr_component|wire_maxii_ufm_block1_drdout ; RAM2E_UFM:ram2e_ufm|RWMask[7] ; ram2e_ufm|DRCLK|regout ; C14M ; 0.001 ; 1.497 ; 9.425 ; ; -9.711 ; RAM2E_UFM:ram2e_ufm|UFM:UFM_inst|UFM_altufm_none_lbr:UFM_altufm_none_lbr_component|wire_maxii_ufm_block1_drdout ; RAM2E_UFM:ram2e_ufm|RWMask[7] ; ram2e_ufm|DRCLK|regout ; C14M ; 0.001 ; 2.165 ; 11.544 ;
; -8.260 ; RAM2E_UFM:ram2e_ufm|UFM:UFM_inst|UFM_altufm_none_lbr:UFM_altufm_none_lbr_component|wire_maxii_ufm_block1_drdout ; RAM2E_UFM:ram2e_ufm|RWMask[2] ; ram2e_ufm|DRCLK|regout ; C14M ; 0.001 ; 1.497 ; 9.425 ; ; -9.711 ; RAM2E_UFM:ram2e_ufm|UFM:UFM_inst|UFM_altufm_none_lbr:UFM_altufm_none_lbr_component|wire_maxii_ufm_block1_drdout ; RAM2E_UFM:ram2e_ufm|RWMask[2] ; ram2e_ufm|DRCLK|regout ; C14M ; 0.001 ; 2.165 ; 11.544 ;
; -8.260 ; RAM2E_UFM:ram2e_ufm|UFM:UFM_inst|UFM_altufm_none_lbr:UFM_altufm_none_lbr_component|wire_maxii_ufm_block1_drdout ; RAM2E_UFM:ram2e_ufm|RWMask[3] ; ram2e_ufm|DRCLK|regout ; C14M ; 0.001 ; 1.497 ; 9.425 ; ; -9.711 ; RAM2E_UFM:ram2e_ufm|UFM:UFM_inst|UFM_altufm_none_lbr:UFM_altufm_none_lbr_component|wire_maxii_ufm_block1_drdout ; RAM2E_UFM:ram2e_ufm|RWMask[3] ; ram2e_ufm|DRCLK|regout ; C14M ; 0.001 ; 2.165 ; 11.544 ;
; -8.260 ; RAM2E_UFM:ram2e_ufm|UFM:UFM_inst|UFM_altufm_none_lbr:UFM_altufm_none_lbr_component|wire_maxii_ufm_block1_drdout ; RAM2E_UFM:ram2e_ufm|RWMask[4] ; ram2e_ufm|DRCLK|regout ; C14M ; 0.001 ; 1.497 ; 9.425 ; ; -9.027 ; RAM2E_UFM:ram2e_ufm|UFM:UFM_inst|UFM_altufm_none_lbr:UFM_altufm_none_lbr_component|wire_maxii_ufm_block1_drdout ; RAM2E_UFM:ram2e_ufm|LEDEN ; ram2e_ufm|DRCLK|regout ; C14M ; 0.001 ; 2.165 ; 10.860 ;
; -7.816 ; RAM2E_UFM:ram2e_ufm|UFM:UFM_inst|UFM_altufm_none_lbr:UFM_altufm_none_lbr_component|wire_maxii_ufm_block1_drdout ; RAM2E_UFM:ram2e_ufm|UFMReqErase ; ram2e_ufm|DRCLK|regout ; C14M ; 0.001 ; 1.497 ; 8.981 ; ; -7.930 ; RAM2E_UFM:ram2e_ufm|UFM:UFM_inst|UFM_altufm_none_lbr:UFM_altufm_none_lbr_component|wire_maxii_ufm_block1_drdout ; RAM2E_UFM:ram2e_ufm|UFMReqErase ; ram2e_ufm|DRCLK|regout ; C14M ; 0.001 ; 2.165 ; 9.763 ;
; -7.814 ; RAM2E_UFM:ram2e_ufm|UFM:UFM_inst|UFM_altufm_none_lbr:UFM_altufm_none_lbr_component|wire_maxii_ufm_block1_drdout ; RAM2E_UFM:ram2e_ufm|UFMInitDone ; ram2e_ufm|DRCLK|regout ; C14M ; 0.001 ; 1.497 ; 8.979 ; ; -7.925 ; RAM2E_UFM:ram2e_ufm|UFM:UFM_inst|UFM_altufm_none_lbr:UFM_altufm_none_lbr_component|wire_maxii_ufm_block1_drdout ; RAM2E_UFM:ram2e_ufm|UFMInitDone ; ram2e_ufm|DRCLK|regout ; C14M ; 0.001 ; 2.165 ; 9.758 ;
; -5.971 ; RAM2E_UFM:ram2e_ufm|UFM:UFM_inst|UFM_altufm_none_lbr:UFM_altufm_none_lbr_component|wire_maxii_ufm_block1_drdout ; RAM2E_UFM:ram2e_ufm|UFMD[8] ; ram2e_ufm|DRCLK|regout ; C14M ; 0.001 ; 1.497 ; 7.136 ; ; -6.497 ; RAM2E_UFM:ram2e_ufm|UFM:UFM_inst|UFM_altufm_none_lbr:UFM_altufm_none_lbr_component|wire_maxii_ufm_block1_drdout ; RAM2E_UFM:ram2e_ufm|UFMD[8] ; ram2e_ufm|DRCLK|regout ; C14M ; 0.001 ; 2.165 ; 8.330 ;
; 27.670 ; S[1] ; Vout[3]~reg0 ; C14M ; C14M ; 34.920 ; 0.000 ; 6.917 ; ; 27.586 ; S[1] ; Vout[0]~reg0 ; C14M ; C14M ; 34.920 ; 0.000 ; 7.001 ;
; 27.670 ; S[1] ; Vout[6]~reg0 ; C14M ; C14M ; 34.920 ; 0.000 ; 6.917 ; ; 27.586 ; S[1] ; Vout[4]~reg0 ; C14M ; C14M ; 34.920 ; 0.000 ; 7.001 ;
; 27.670 ; S[1] ; Vout[7]~reg0 ; C14M ; C14M ; 34.920 ; 0.000 ; 6.917 ; ; 27.729 ; S[2] ; Vout[0]~reg0 ; C14M ; C14M ; 34.920 ; 0.000 ; 6.858 ;
; 27.813 ; S[1] ; Vout[1]~reg0 ; C14M ; C14M ; 34.920 ; 0.000 ; 6.774 ; ; 27.729 ; S[2] ; Vout[4]~reg0 ; C14M ; C14M ; 34.920 ; 0.000 ; 6.858 ;
; 27.813 ; S[1] ; Vout[2]~reg0 ; C14M ; C14M ; 34.920 ; 0.000 ; 6.774 ; ; 27.800 ; S[0] ; Vout[0]~reg0 ; C14M ; C14M ; 34.920 ; 0.000 ; 6.787 ;
; 27.813 ; S[1] ; Vout[5]~reg0 ; C14M ; C14M ; 34.920 ; 0.000 ; 6.774 ; ; 27.800 ; S[0] ; Vout[4]~reg0 ; C14M ; C14M ; 34.920 ; 0.000 ; 6.787 ;
; 28.259 ; S[0] ; Vout[3]~reg0 ; C14M ; C14M ; 34.920 ; 0.000 ; 6.328 ; ; 28.220 ; S[3] ; Vout[0]~reg0 ; C14M ; C14M ; 34.920 ; 0.000 ; 6.367 ;
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; 57.391 ; FS[2] ; RAM2E_UFM:ram2e_ufm|UFMReqErase ; C14M ; C14M ; 69.841 ; 0.000 ; 12.117 ; ; 56.812 ; FS[2] ; RAM2E_UFM:ram2e_ufm|RWMask[3] ; C14M ; C14M ; 69.841 ; 0.000 ; 12.696 ;
; 57.670 ; S[1] ; RAM2E_UFM:ram2e_ufm|CmdPrgmMAX ; C14M ; C14M ; 69.841 ; 0.000 ; 11.838 ; ; 56.866 ; FS[2] ; RAM2E_UFM:ram2e_ufm|UFMD[11] ; C14M ; C14M ; 69.841 ; 0.000 ; 12.642 ;
; 57.671 ; S[1] ; RAM2E_UFM:ram2e_ufm|CmdEraseMAX ; C14M ; C14M ; 69.841 ; 0.000 ; 11.837 ; ; 56.866 ; FS[2] ; RAM2E_UFM:ram2e_ufm|UFMD[10] ; C14M ; C14M ; 69.841 ; 0.000 ; 12.642 ;
; 57.748 ; S[1] ; RAM2E_UFM:ram2e_ufm|RWMask[6] ; C14M ; C14M ; 69.841 ; 0.000 ; 11.760 ; ; 56.866 ; FS[2] ; RAM2E_UFM:ram2e_ufm|UFMD[9] ; C14M ; C14M ; 69.841 ; 0.000 ; 12.642 ;
; 57.748 ; S[1] ; RAM2E_UFM:ram2e_ufm|RWMask[0] ; C14M ; C14M ; 69.841 ; 0.000 ; 11.760 ; ; 56.866 ; FS[2] ; RAM2E_UFM:ram2e_ufm|UFMD[8] ; C14M ; C14M ; 69.841 ; 0.000 ; 12.642 ;
; 57.748 ; S[1] ; RAM2E_UFM:ram2e_ufm|RWMask[1] ; C14M ; C14M ; 69.841 ; 0.000 ; 11.760 ; ; 56.866 ; FS[2] ; RAM2E_UFM:ram2e_ufm|UFMD[15] ; C14M ; C14M ; 69.841 ; 0.000 ; 12.642 ;
; 57.748 ; S[1] ; RAM2E_UFM:ram2e_ufm|RWMask[7] ; C14M ; C14M ; 69.841 ; 0.000 ; 11.760 ; ; 56.866 ; FS[2] ; RAM2E_UFM:ram2e_ufm|UFMD[12] ; C14M ; C14M ; 69.841 ; 0.000 ; 12.642 ;
; 57.748 ; S[1] ; RAM2E_UFM:ram2e_ufm|RWMask[2] ; C14M ; C14M ; 69.841 ; 0.000 ; 11.760 ; ; 56.916 ; RAM2E_UFM:ram2e_ufm|UFMD[13] ; RAM2E_UFM:ram2e_ufm|LEDEN ; C14M ; C14M ; 69.841 ; 0.000 ; 12.592 ;
; 57.748 ; S[1] ; RAM2E_UFM:ram2e_ufm|RWMask[3] ; C14M ; C14M ; 69.841 ; 0.000 ; 11.760 ; ; 56.933 ; FS[15] ; RAM2E_UFM:ram2e_ufm|RWMask[5] ; C14M ; C14M ; 69.841 ; 0.000 ; 12.575 ;
; 57.748 ; S[1] ; RAM2E_UFM:ram2e_ufm|RWMask[4] ; C14M ; C14M ; 69.841 ; 0.000 ; 11.760 ; ; 56.933 ; FS[15] ; RAM2E_UFM:ram2e_ufm|RWMask[6] ; C14M ; C14M ; 69.841 ; 0.000 ; 12.575 ;
; 57.871 ; S[2] ; RAM2E_UFM:ram2e_ufm|RWMask[5] ; C14M ; C14M ; 69.841 ; 0.000 ; 11.637 ; ; 56.933 ; FS[15] ; RAM2E_UFM:ram2e_ufm|RWMask[0] ; C14M ; C14M ; 69.841 ; 0.000 ; 12.575 ;
; 57.875 ; S[0] ; RAM2E_UFM:ram2e_ufm|RWMask[5] ; C14M ; C14M ; 69.841 ; 0.000 ; 11.633 ; +---------+-----------------------------------------------------------------------------------------------------------------+---------------------------------+------------------------+-------------+--------------+------------+------------+
; 57.938 ; FS[14] ; RAM2E_UFM:ram2e_ufm|RWMask[5] ; C14M ; C14M ; 69.841 ; 0.000 ; 11.570 ;
; 58.030 ; S[1] ; CmdLEDSet ; C14M ; C14M ; 69.841 ; 0.000 ; 11.478 ;
+--------+-----------------------------------------------------------------------------------------------------------------+---------------------------------+------------------------+-------------+--------------+------------+------------+
+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
@ -300,8 +300,8 @@ No paths to report.
+---------+-----------------------------------------------------------------------------------------------------------------+-----------------------------------------------------------------------------------------------------------------+------------------------+------------------------+--------------+------------+------------+ +---------+-----------------------------------------------------------------------------------------------------------------+-----------------------------------------------------------------------------------------------------------------+------------------------+------------------------+--------------+------------+------------+
; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ; ; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
+---------+-----------------------------------------------------------------------------------------------------------------+-----------------------------------------------------------------------------------------------------------------+------------------------+------------------------+--------------+------------+------------+ +---------+-----------------------------------------------------------------------------------------------------------------+-----------------------------------------------------------------------------------------------------------------+------------------------+------------------------+--------------+------------+------------+
; -16.461 ; RAM2E_UFM:ram2e_ufm|DRShift ; RAM2E_UFM:ram2e_ufm|UFM:UFM_inst|UFM_altufm_none_lbr:UFM_altufm_none_lbr_component|wire_maxii_ufm_block1_drdout ; C14M ; ram2e_ufm|DRCLK|regout ; 0.000 ; -1.497 ; 2.042 ; ; -16.306 ; RAM2E_UFM:ram2e_ufm|DRShift ; RAM2E_UFM:ram2e_ufm|UFM:UFM_inst|UFM_altufm_none_lbr:UFM_altufm_none_lbr_component|wire_maxii_ufm_block1_drdout ; C14M ; ram2e_ufm|DRCLK|regout ; 0.000 ; -2.165 ; 1.529 ;
; -16.437 ; RAM2E_UFM:ram2e_ufm|DRDIn ; RAM2E_UFM:ram2e_ufm|UFM:UFM_inst|UFM_altufm_none_lbr:UFM_altufm_none_lbr_component|wire_maxii_ufm_block1_drdout ; C14M ; ram2e_ufm|DRCLK|regout ; 0.000 ; -1.497 ; 2.066 ; ; -16.286 ; RAM2E_UFM:ram2e_ufm|DRDIn ; RAM2E_UFM:ram2e_ufm|UFM:UFM_inst|UFM_altufm_none_lbr:UFM_altufm_none_lbr_component|wire_maxii_ufm_block1_drdout ; C14M ; ram2e_ufm|DRCLK|regout ; 0.000 ; -2.165 ; 1.549 ;
; 60.000 ; RAM2E_UFM:ram2e_ufm|UFM:UFM_inst|UFM_altufm_none_lbr:UFM_altufm_none_lbr_component|wire_maxii_ufm_block1_drdout ; RAM2E_UFM:ram2e_ufm|UFM:UFM_inst|UFM_altufm_none_lbr:UFM_altufm_none_lbr_component|wire_maxii_ufm_block1_drdout ; ram2e_ufm|DRCLK|regout ; ram2e_ufm|DRCLK|regout ; 0.000 ; 0.000 ; 80.000 ; ; 60.000 ; RAM2E_UFM:ram2e_ufm|UFM:UFM_inst|UFM_altufm_none_lbr:UFM_altufm_none_lbr_component|wire_maxii_ufm_block1_drdout ; RAM2E_UFM:ram2e_ufm|UFM:UFM_inst|UFM_altufm_none_lbr:UFM_altufm_none_lbr_component|wire_maxii_ufm_block1_drdout ; ram2e_ufm|DRCLK|regout ; ram2e_ufm|DRCLK|regout ; 0.000 ; 0.000 ; 80.000 ;
+---------+-----------------------------------------------------------------------------------------------------------------+-----------------------------------------------------------------------------------------------------------------+------------------------+------------------------+--------------+------------+------------+ +---------+-----------------------------------------------------------------------------------------------------------------+-----------------------------------------------------------------------------------------------------------------+------------------------+------------------------+--------------+------------+------------+
@ -311,117 +311,117 @@ No paths to report.
+---------+-----------------------------------------------------------------------------------------------------------------------------+-----------------------------------------------------------------------------------------------------------------------------+------------------------+------------------------+--------------+------------+------------+ +---------+-----------------------------------------------------------------------------------------------------------------------------+-----------------------------------------------------------------------------------------------------------------------------+------------------------+------------------------+--------------+------------+------------+
; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ; ; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
+---------+-----------------------------------------------------------------------------------------------------------------------------+-----------------------------------------------------------------------------------------------------------------------------+------------------------+------------------------+--------------+------------+------------+ +---------+-----------------------------------------------------------------------------------------------------------------------------+-----------------------------------------------------------------------------------------------------------------------------+------------------------+------------------------+--------------+------------+------------+
; -16.317 ; RAM2E_UFM:ram2e_ufm|ARShift ; RAM2E_UFM:ram2e_ufm|UFM:UFM_inst|UFM_altufm_none_lbr:UFM_altufm_none_lbr_component|maxii_ufm_block1~OBSERVABLEADDRESSREGOUT ; C14M ; ram2e_ufm|ARCLK|regout ; 0.000 ; -1.630 ; 2.053 ; ; -16.276 ; RAM2E_UFM:ram2e_ufm|ARShift ; RAM2E_UFM:ram2e_ufm|UFM:UFM_inst|UFM_altufm_none_lbr:UFM_altufm_none_lbr_component|maxii_ufm_block1~OBSERVABLEADDRESSREGOUT ; C14M ; ram2e_ufm|ARCLK|regout ; 0.000 ; -2.195 ; 1.529 ;
; 60.000 ; RAM2E_UFM:ram2e_ufm|UFM:UFM_inst|UFM_altufm_none_lbr:UFM_altufm_none_lbr_component|maxii_ufm_block1~OBSERVABLEADDRESSREGOUT ; RAM2E_UFM:ram2e_ufm|UFM:UFM_inst|UFM_altufm_none_lbr:UFM_altufm_none_lbr_component|maxii_ufm_block1~OBSERVABLEADDRESSREGOUT ; ram2e_ufm|ARCLK|regout ; ram2e_ufm|ARCLK|regout ; 0.000 ; 0.000 ; 80.000 ; ; 60.000 ; RAM2E_UFM:ram2e_ufm|UFM:UFM_inst|UFM_altufm_none_lbr:UFM_altufm_none_lbr_component|maxii_ufm_block1~OBSERVABLEADDRESSREGOUT ; RAM2E_UFM:ram2e_ufm|UFM:UFM_inst|UFM_altufm_none_lbr:UFM_altufm_none_lbr_component|maxii_ufm_block1~OBSERVABLEADDRESSREGOUT ; ram2e_ufm|ARCLK|regout ; ram2e_ufm|ARCLK|regout ; 0.000 ; 0.000 ; 80.000 ;
+---------+-----------------------------------------------------------------------------------------------------------------------------+-----------------------------------------------------------------------------------------------------------------------------+------------------------+------------------------+--------------+------------+------------+ +---------+-----------------------------------------------------------------------------------------------------------------------------+-----------------------------------------------------------------------------------------------------------------------------+------------------------+------------------------+--------------+------------+------------+
+----------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------+
; Hold: 'C14M' ; ; Hold: 'C14M' ;
+-------+-----------------------------------+----------------------------------+--------------+-------------+--------------+------------+------------+ +-------+----------------------------------+----------------------------------+--------------+-------------+--------------+------------+------------+
; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ; ; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
+-------+-----------------------------------+----------------------------------+--------------+-------------+--------------+------------+------------+ +-------+----------------------------------+----------------------------------+--------------+-------------+--------------+------------+------------+
; 1.433 ; RAM2E_UFM:ram2e_ufm|UFMD[14] ; RAM2E_UFM:ram2e_ufm|UFMD[15] ; C14M ; C14M ; 0.000 ; 0.000 ; 1.654 ; ; 1.415 ; RAM2E_UFM:ram2e_ufm|UFMD[10] ; RAM2E_UFM:ram2e_ufm|UFMD[11] ; C14M ; C14M ; 0.000 ; 0.000 ; 1.636 ;
; 1.650 ; RAM2E_UFM:ram2e_ufm|DRDIn ; RAM2E_UFM:ram2e_ufm|DRDIn ; C14M ; C14M ; 0.000 ; 0.000 ; 1.871 ; ; 1.644 ; RWSel ; CmdTout[2] ; C14M ; C14M ; 0.000 ; 0.000 ; 1.865 ;
; 1.668 ; RWSel ; RWSel ; C14M ; C14M ; 0.000 ; 0.000 ; 1.889 ; ; 1.650 ; RAM2E_UFM:ram2e_ufm|UFMD[13] ; RAM2E_UFM:ram2e_ufm|UFMD[14] ; C14M ; C14M ; 0.000 ; 0.000 ; 1.871 ;
; 1.683 ; RAM2E_UFM:ram2e_ufm|UFMD[10] ; RAM2E_UFM:ram2e_ufm|UFMD[11] ; C14M ; C14M ; 0.000 ; 0.000 ; 1.904 ; ; 1.665 ; RAM2E_UFM:ram2e_ufm|RWMask[6] ; RWBank[6] ; C14M ; C14M ; 0.000 ; 0.000 ; 1.886 ;
; 1.685 ; RAM2E_UFM:ram2e_ufm|UFMProgStart ; RAM2E_UFM:ram2e_ufm|UFMProgStart ; C14M ; C14M ; 0.000 ; 0.000 ; 1.906 ; ; 1.684 ; RAM2E_UFM:ram2e_ufm|UFMInitDone ; RAM2E_UFM:ram2e_ufm|UFMInitDone ; C14M ; C14M ; 0.000 ; 0.000 ; 1.905 ;
; 1.695 ; S[1] ; S[1] ; C14M ; C14M ; 0.000 ; 0.000 ; 1.916 ; ; 1.701 ; CS[1] ; CS[1] ; C14M ; C14M ; 0.000 ; 0.000 ; 1.922 ;
; 1.696 ; CS[2] ; CS[2] ; C14M ; C14M ; 0.000 ; 0.000 ; 1.917 ; ; 1.715 ; CS[1] ; CS[2] ; C14M ; C14M ; 0.000 ; 0.000 ; 1.936 ;
; 1.714 ; RAM2E_UFM:ram2e_ufm|UFMD[13] ; RAM2E_UFM:ram2e_ufm|UFMD[14] ; C14M ; C14M ; 0.000 ; 0.000 ; 1.935 ; ; 1.914 ; RWBank[4] ; RA[11] ; C14M ; C14M ; 0.000 ; 0.000 ; 2.135 ;
; 1.808 ; CS[0] ; CS[0] ; C14M ; C14M ; 0.000 ; 0.000 ; 2.029 ; ; 1.916 ; RWBank[2] ; RA[9] ; C14M ; C14M ; 0.000 ; 0.000 ; 2.137 ;
; 1.878 ; RAM2E_UFM:ram2e_ufm|UFMD[9] ; RAM2E_UFM:ram2e_ufm|UFMD[10] ; C14M ; C14M ; 0.000 ; 0.000 ; 2.099 ; ; 1.968 ; RAM2E_UFM:ram2e_ufm|CmdPrgmMAX ; RAM2E_UFM:ram2e_ufm|CmdPrgmMAX ; C14M ; C14M ; 0.000 ; 0.000 ; 2.189 ;
; 1.912 ; RWBank[4] ; RA[11] ; C14M ; C14M ; 0.000 ; 0.000 ; 2.133 ; ; 1.971 ; CmdTout[0] ; CmdTout[0] ; C14M ; C14M ; 0.000 ; 0.000 ; 2.192 ;
; 1.932 ; RAM2E_UFM:ram2e_ufm|UFMInitDone ; RAM2E_UFM:ram2e_ufm|UFMInitDone ; C14M ; C14M ; 0.000 ; 0.000 ; 2.153 ; ; 1.973 ; RAM2E_UFM:ram2e_ufm|CmdPrgmMAX ; RAM2E_UFM:ram2e_ufm|CmdEraseMAX ; C14M ; C14M ; 0.000 ; 0.000 ; 2.194 ;
; 1.935 ; RAM2E_UFM:ram2e_ufm|UFMReqErase ; RAM2E_UFM:ram2e_ufm|UFMReqErase ; C14M ; C14M ; 0.000 ; 0.000 ; 2.156 ; ; 1.973 ; CmdTout[0] ; CmdTout[1] ; C14M ; C14M ; 0.000 ; 0.000 ; 2.194 ;
; 1.939 ; FS[0] ; FS[0] ; C14M ; C14M ; 0.000 ; 0.000 ; 2.160 ; ; 1.979 ; CmdTout[0] ; CmdTout[2] ; C14M ; C14M ; 0.000 ; 0.000 ; 2.200 ;
; 1.962 ; CS[1] ; CS[1] ; C14M ; C14M ; 0.000 ; 0.000 ; 2.183 ; ; 2.026 ; CS[2] ; CS[2] ; C14M ; C14M ; 0.000 ; 0.000 ; 2.247 ;
; 1.967 ; CS[1] ; CS[2] ; C14M ; C14M ; 0.000 ; 0.000 ; 2.188 ; ; 2.107 ; Ready ; Ready ; C14M ; C14M ; 0.000 ; 0.000 ; 2.328 ;
; 1.974 ; CmdTout[0] ; CmdTout[2] ; C14M ; C14M ; 0.000 ; 0.000 ; 2.195 ; ; 2.107 ; FS[7] ; FS[7] ; C14M ; C14M ; 0.000 ; 0.000 ; 2.328 ;
; 2.085 ; RAM2E_UFM:ram2e_ufm|UFMD[12] ; RAM2E_UFM:ram2e_ufm|UFMD[13] ; C14M ; C14M ; 0.000 ; 0.000 ; 2.306 ; ; 2.125 ; RA[10] ; RA[10] ; C14M ; C14M ; 0.000 ; 0.000 ; 2.346 ;
; 2.107 ; RA[10] ; RA[10] ; C14M ; C14M ; 0.000 ; 0.000 ; 2.328 ; ; 2.127 ; FS[15] ; FS[15] ; C14M ; C14M ; 0.000 ; 0.000 ; 2.348 ;
; 2.108 ; RWBank[2] ; RA[9] ; C14M ; C14M ; 0.000 ; 0.000 ; 2.329 ; ; 2.134 ; FS[8] ; FS[8] ; C14M ; C14M ; 0.000 ; 0.000 ; 2.355 ;
; 2.113 ; PHI1r ; S[0] ; C14M ; C14M ; 0.000 ; 0.000 ; 2.334 ;
; 2.116 ; FS[8] ; FS[8] ; C14M ; C14M ; 0.000 ; 0.000 ; 2.337 ;
; 2.117 ; RAM2E_UFM:ram2e_ufm|LEDEN ; RAM2E_UFM:ram2e_ufm|LEDEN ; C14M ; C14M ; 0.000 ; 0.000 ; 2.338 ;
; 2.117 ; FS[15] ; FS[15] ; C14M ; C14M ; 0.000 ; 0.000 ; 2.338 ;
; 2.126 ; FS[7] ; FS[7] ; C14M ; C14M ; 0.000 ; 0.000 ; 2.347 ;
; 2.139 ; RWSel ; RAM2E_UFM:ram2e_ufm|DRCLKPulse ; C14M ; C14M ; 0.000 ; 0.000 ; 2.360 ;
; 2.144 ; FS[5] ; FS[5] ; C14M ; C14M ; 0.000 ; 0.000 ; 2.365 ; ; 2.144 ; FS[5] ; FS[5] ; C14M ; C14M ; 0.000 ; 0.000 ; 2.365 ;
; 2.151 ; FS[9] ; FS[9] ; C14M ; C14M ; 0.000 ; 0.000 ; 2.372 ;
; 2.153 ; FS[10] ; FS[10] ; C14M ; C14M ; 0.000 ; 0.000 ; 2.374 ; ; 2.153 ; FS[10] ; FS[10] ; C14M ; C14M ; 0.000 ; 0.000 ; 2.374 ;
; 2.159 ; FS[9] ; FS[9] ; C14M ; C14M ; 0.000 ; 0.000 ; 2.380 ; ; 2.170 ; RAM2E_UFM:ram2e_ufm|UFMProgram ; RAM2E_UFM:ram2e_ufm|UFMProgram ; C14M ; C14M ; 0.000 ; 0.000 ; 2.391 ;
; 2.166 ; CmdTout[0] ; CmdTout[0] ; C14M ; C14M ; 0.000 ; 0.000 ; 2.387 ; ; 2.174 ; RAM2E_UFM:ram2e_ufm|CmdEraseMAX ; RAM2E_UFM:ram2e_ufm|CmdEraseMAX ; C14M ; C14M ; 0.000 ; 0.000 ; 2.395 ;
; 2.177 ; RAM2E_UFM:ram2e_ufm|CmdPrgmMAX ; RAM2E_UFM:ram2e_ufm|CmdPrgmMAX ; C14M ; C14M ; 0.000 ; 0.000 ; 2.398 ; ; 2.175 ; RAM2E_UFM:ram2e_ufm|CmdEraseMAX ; RAM2E_UFM:ram2e_ufm|CmdPrgmMAX ; C14M ; C14M ; 0.000 ; 0.000 ; 2.396 ;
; 2.177 ; CmdTout[0] ; CmdTout[1] ; C14M ; C14M ; 0.000 ; 0.000 ; 2.398 ; ; 2.189 ; RAM2E_UFM:ram2e_ufm|CmdPrgmMAX ; RAM2E_UFM:ram2e_ufm|UFMProgStart ; C14M ; C14M ; 0.000 ; 0.000 ; 2.410 ;
; 2.180 ; RAM2E_UFM:ram2e_ufm|CmdPrgmMAX ; RAM2E_UFM:ram2e_ufm|CmdEraseMAX ; C14M ; C14M ; 0.000 ; 0.000 ; 2.401 ; ; 2.190 ; CmdTout[1] ; CmdTout[1] ; C14M ; C14M ; 0.000 ; 0.000 ; 2.411 ;
; 2.182 ; RAM2E_UFM:ram2e_ufm|CmdPrgmMAX ; RAM2E_UFM:ram2e_ufm|UFMProgStart ; C14M ; C14M ; 0.000 ; 0.000 ; 2.403 ; ; 2.207 ; CmdTout[1] ; CmdTout[2] ; C14M ; C14M ; 0.000 ; 0.000 ; 2.428 ;
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; 2.661 ; RAM2E_UFM:ram2e_ufm|UFMD[15] ; RAM2E_UFM:ram2e_ufm|RWMask[7] ; C14M ; C14M ; 0.000 ; 0.000 ; 2.882 ; ; 2.633 ; RAM2E_UFM:ram2e_ufm|UFMD[14] ; RAM2E_UFM:ram2e_ufm|UFMD[15] ; C14M ; C14M ; 0.000 ; 0.000 ; 2.854 ;
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; 2.767 ; RAM2E_UFM:ram2e_ufm|UFMD[10] ; RAM2E_UFM:ram2e_ufm|RWMask[5] ; C14M ; C14M ; 0.000 ; 0.000 ; 2.988 ; ; 2.842 ; RAM2E_UFM:ram2e_ufm|UFMD[15] ; RAM2E_UFM:ram2e_ufm|RWMask[7] ; C14M ; C14M ; 0.000 ; 0.000 ; 3.063 ;
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; 3.180 ; FS[1] ; FS[2] ; C14M ; C14M ; 0.000 ; 0.000 ; 3.401 ;
; 3.188 ; FS[4] ; FS[5] ; C14M ; C14M ; 0.000 ; 0.000 ; 3.409 ;
; 3.188 ; FS[8] ; FS[11] ; C14M ; C14M ; 0.000 ; 0.000 ; 3.409 ;
; 3.202 ; FS[6] ; FS[7] ; C14M ; C14M ; 0.000 ; 0.000 ; 3.423 ;
; 3.205 ; FS[9] ; FS[12] ; C14M ; C14M ; 0.000 ; 0.000 ; 3.426 ;
+-------+----------------------------------+----------------------------------+--------------+-------------+--------------+------------+------------+
+---------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------+
@ -429,7 +429,7 @@ No paths to report.
+------------------------+------------------------+----------+----------+----------+----------+ +------------------------+------------------------+----------+----------+----------+----------+
; From Clock ; To Clock ; RR Paths ; FR Paths ; RF Paths ; FF Paths ; ; From Clock ; To Clock ; RR Paths ; FR Paths ; RF Paths ; FF Paths ;
+------------------------+------------------------+----------+----------+----------+----------+ +------------------------+------------------------+----------+----------+----------+----------+
; C14M ; C14M ; 1550 ; 0 ; 52 ; 0 ; ; C14M ; C14M ; 1539 ; 0 ; 56 ; 0 ;
; ram2e_ufm|DRCLK|regout ; C14M ; 13 ; 0 ; 0 ; 0 ; ; ram2e_ufm|DRCLK|regout ; C14M ; 13 ; 0 ; 0 ; 0 ;
; C14M ; ram2e_ufm|ARCLK|regout ; 1 ; 0 ; 0 ; 0 ; ; C14M ; ram2e_ufm|ARCLK|regout ; 1 ; 0 ; 0 ; 0 ;
; ram2e_ufm|ARCLK|regout ; ram2e_ufm|ARCLK|regout ; 1 ; 0 ; 0 ; 0 ; ; ram2e_ufm|ARCLK|regout ; ram2e_ufm|ARCLK|regout ; 1 ; 0 ; 0 ; 0 ;
@ -444,7 +444,7 @@ Entries labeled "false path" only account for clock-to-clock false paths and not
+------------------------+------------------------+----------+----------+----------+----------+ +------------------------+------------------------+----------+----------+----------+----------+
; From Clock ; To Clock ; RR Paths ; FR Paths ; RF Paths ; FF Paths ; ; From Clock ; To Clock ; RR Paths ; FR Paths ; RF Paths ; FF Paths ;
+------------------------+------------------------+----------+----------+----------+----------+ +------------------------+------------------------+----------+----------+----------+----------+
; C14M ; C14M ; 1550 ; 0 ; 52 ; 0 ; ; C14M ; C14M ; 1539 ; 0 ; 56 ; 0 ;
; ram2e_ufm|DRCLK|regout ; C14M ; 13 ; 0 ; 0 ; 0 ; ; ram2e_ufm|DRCLK|regout ; C14M ; 13 ; 0 ; 0 ; 0 ;
; C14M ; ram2e_ufm|ARCLK|regout ; 1 ; 0 ; 0 ; 0 ; ; C14M ; ram2e_ufm|ARCLK|regout ; 1 ; 0 ; 0 ; 0 ;
; ram2e_ufm|ARCLK|regout ; ram2e_ufm|ARCLK|regout ; 1 ; 0 ; 0 ; 0 ; ; ram2e_ufm|ARCLK|regout ; ram2e_ufm|ARCLK|regout ; 1 ; 0 ; 0 ; 0 ;
@ -474,9 +474,9 @@ No non-DPA dedicated SERDES Receiver circuitry present in device or used in desi
; Illegal Clocks ; 0 ; 0 ; ; Illegal Clocks ; 0 ; 0 ;
; Unconstrained Clocks ; 1 ; 1 ; ; Unconstrained Clocks ; 1 ; 1 ;
; Unconstrained Input Ports ; 28 ; 28 ; ; Unconstrained Input Ports ; 28 ; 28 ;
; Unconstrained Input Port Paths ; 170 ; 170 ; ; Unconstrained Input Port Paths ; 169 ; 169 ;
; Unconstrained Output Ports ; 47 ; 47 ; ; Unconstrained Output Ports ; 47 ; 47 ;
; Unconstrained Output Port Paths ; 84 ; 84 ; ; Unconstrained Output Port Paths ; 83 ; 83 ;
+---------------------------------+-------+------+ +---------------------------------+-------+------+
@ -680,7 +680,7 @@ No non-DPA dedicated SERDES Receiver circuitry present in device or used in desi
Info: ******************************************************************* Info: *******************************************************************
Info: Running Quartus Prime Timing Analyzer Info: Running Quartus Prime Timing Analyzer
Info: Version 19.1.0 Build 670 09/22/2019 Patches 0.02std SJ Lite Edition Info: Version 19.1.0 Build 670 09/22/2019 Patches 0.02std SJ Lite Edition
Info: Processing started: Tue Jan 16 14:28:03 2024 Info: Processing started: Wed Jan 31 09:41:42 2024
Info: Command: quartus_sta RAM2E-MAXII -c RAM2E Info: Command: quartus_sta RAM2E-MAXII -c RAM2E
Info: qsta_default_script.tcl version: #1 Info: qsta_default_script.tcl version: #1
Info (20032): Parallel compilation is enabled and will use up to 4 processors Info (20032): Parallel compilation is enabled and will use up to 4 processors
@ -697,18 +697,18 @@ Info: Can't run Report Timing Closure Recommendations. The current device family
Warning (332009): The launch and latch times for the relationship between source clock: C14M and destination clock: ram2e_ufm|ARCLK|regout are outside of the legal time range. The relationship difference is correct, however the launch time is set to 0. Warning (332009): The launch and latch times for the relationship between source clock: C14M and destination clock: ram2e_ufm|ARCLK|regout are outside of the legal time range. The relationship difference is correct, however the launch time is set to 0.
Warning (332009): The launch and latch times for the relationship between source clock: C14M and destination clock: ram2e_ufm|DRCLK|regout are outside of the legal time range. The relationship difference is correct, however the launch time is set to 0. Warning (332009): The launch and latch times for the relationship between source clock: C14M and destination clock: ram2e_ufm|DRCLK|regout are outside of the legal time range. The relationship difference is correct, however the launch time is set to 0.
Critical Warning (332148): Timing requirements not met Critical Warning (332148): Timing requirements not met
Info (332146): Worst-case setup slack is -23.682 Info (332146): Worst-case setup slack is -23.723
Info (332119): Slack End Point TNS Clock Info (332119): Slack End Point TNS Clock
Info (332119): ========= =================== ===================== Info (332119): ========= =================== =====================
Info (332119): -23.682 -23.682 ram2e_ufm|ARCLK|regout Info (332119): -23.723 -23.723 ram2e_ufm|ARCLK|regout
Info (332119): -23.562 -23.562 ram2e_ufm|DRCLK|regout Info (332119): -23.713 -23.713 ram2e_ufm|DRCLK|regout
Info (332119): -8.731 -96.469 C14M Info (332119): -10.120 -109.885 C14M
Info (332146): Worst-case hold slack is -16.461 Info (332146): Worst-case hold slack is -16.306
Info (332119): Slack End Point TNS Clock Info (332119): Slack End Point TNS Clock
Info (332119): ========= =================== ===================== Info (332119): ========= =================== =====================
Info (332119): -16.461 -16.461 ram2e_ufm|DRCLK|regout Info (332119): -16.306 -16.306 ram2e_ufm|DRCLK|regout
Info (332119): -16.317 -16.317 ram2e_ufm|ARCLK|regout Info (332119): -16.276 -16.276 ram2e_ufm|ARCLK|regout
Info (332119): 1.433 0.000 C14M Info (332119): 1.415 0.000 C14M
Info (332140): No Recovery paths to report Info (332140): No Recovery paths to report
Info (332140): No Removal paths to report Info (332140): No Removal paths to report
Info (332146): Worst-case minimum pulse width slack is 34.654 Info (332146): Worst-case minimum pulse width slack is 34.654
@ -723,9 +723,9 @@ Warning (332009): The launch and latch times for the relationship between source
Info (332102): Design is not fully constrained for setup requirements Info (332102): Design is not fully constrained for setup requirements
Info (332102): Design is not fully constrained for hold requirements Info (332102): Design is not fully constrained for hold requirements
Info: Quartus Prime Timing Analyzer was successful. 0 errors, 6 warnings Info: Quartus Prime Timing Analyzer was successful. 0 errors, 6 warnings
Info: Peak virtual memory: 13069 megabytes Info: Peak virtual memory: 13071 megabytes
Info: Processing ended: Tue Jan 16 14:28:05 2024 Info: Processing ended: Wed Jan 31 09:41:43 2024
Info: Elapsed time: 00:00:02 Info: Elapsed time: 00:00:01
Info: Total CPU time (on all processors): 00:00:01 Info: Total CPU time (on all processors): 00:00:01

View File

@ -3,27 +3,27 @@ Timing Analyzer Summary
------------------------------------------------------------ ------------------------------------------------------------
Type : Setup 'ram2e_ufm|ARCLK|regout' Type : Setup 'ram2e_ufm|ARCLK|regout'
Slack : -23.682 Slack : -23.723
TNS : -23.682 TNS : -23.723
Type : Setup 'ram2e_ufm|DRCLK|regout' Type : Setup 'ram2e_ufm|DRCLK|regout'
Slack : -23.562 Slack : -23.713
TNS : -23.562 TNS : -23.713
Type : Setup 'C14M' Type : Setup 'C14M'
Slack : -8.731 Slack : -10.120
TNS : -96.469 TNS : -109.885
Type : Hold 'ram2e_ufm|DRCLK|regout' Type : Hold 'ram2e_ufm|DRCLK|regout'
Slack : -16.461 Slack : -16.306
TNS : -16.461 TNS : -16.306
Type : Hold 'ram2e_ufm|ARCLK|regout' Type : Hold 'ram2e_ufm|ARCLK|regout'
Slack : -16.317 Slack : -16.276
TNS : -16.317 TNS : -16.276
Type : Hold 'C14M' Type : Hold 'C14M'
Slack : 1.433 Slack : 1.415
TNS : 0.000 TNS : 0.000
Type : Minimum Pulse Width 'C14M' Type : Minimum Pulse Width 'C14M'

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@ -108,8 +108,8 @@ set_instance_assignment -name WEAK_PULL_UP_RESISTOR OFF -to Din
set_location_assignment PIN_55 -to nDOE set_location_assignment PIN_55 -to nDOE
set_instance_assignment -name IO_STANDARD "3.3-V LVCMOS" -to nDOE set_instance_assignment -name IO_STANDARD "3.3-V LVCMOS" -to nDOE
set_instance_assignment -name CURRENT_STRENGTH_NEW "MINIMUM CURRENT" -to nDOE set_instance_assignment -name CURRENT_STRENGTH_NEW "MINIMUM CURRENT" -to nDOE
set_instance_assignment -name SLOW_SLEW_RATE ON -to nDOE set_instance_assignment -name SLOW_SLEW_RATE OFF -to nDOE
set_instance_assignment -name WEAK_PULL_UP_RESISTOR ON -to nDOE set_instance_assignment -name WEAK_PULL_UP_RESISTOR OFF -to nDOE
set_location_assignment PIN_77 -to Dout[0] set_location_assignment PIN_77 -to Dout[0]
set_location_assignment PIN_76 -to Dout[1] set_location_assignment PIN_76 -to Dout[1]
@ -127,8 +127,8 @@ set_instance_assignment -name WEAK_PULL_UP_RESISTOR OFF -to Dout
set_location_assignment PIN_50 -to nVOE set_location_assignment PIN_50 -to nVOE
set_instance_assignment -name IO_STANDARD "3.3-V LVCMOS" -to nVOE set_instance_assignment -name IO_STANDARD "3.3-V LVCMOS" -to nVOE
set_instance_assignment -name CURRENT_STRENGTH_NEW "MINIMUM CURRENT" -to nVOE set_instance_assignment -name CURRENT_STRENGTH_NEW "MINIMUM CURRENT" -to nVOE
set_instance_assignment -name SLOW_SLEW_RATE ON -to nVOE set_instance_assignment -name SLOW_SLEW_RATE OFF -to nVOE
set_instance_assignment -name WEAK_PULL_UP_RESISTOR ON -to nVOE set_instance_assignment -name WEAK_PULL_UP_RESISTOR OFF -to nVOE
set_location_assignment PIN_70 -to Vout[0] set_location_assignment PIN_70 -to Vout[0]
set_location_assignment PIN_67 -to Vout[1] set_location_assignment PIN_67 -to Vout[1]
@ -200,7 +200,18 @@ set_location_assignment PIN_16 -to RAout[10]
set_location_assignment PIN_7 -to RAout[11] set_location_assignment PIN_7 -to RAout[11]
set_instance_assignment -name IO_STANDARD "3.3-V LVCMOS" -to RAout set_instance_assignment -name IO_STANDARD "3.3-V LVCMOS" -to RAout
set_instance_assignment -name CURRENT_STRENGTH_NEW "MINIMUM CURRENT" -to RAout set_instance_assignment -name CURRENT_STRENGTH_NEW "MINIMUM CURRENT" -to RAout
set_instance_assignment -name SLOW_SLEW_RATE ON -to RAout set_instance_assignment -name SLOW_SLEW_RATE OFF -to RAout[0]
set_instance_assignment -name SLOW_SLEW_RATE OFF -to RAout[1]
set_instance_assignment -name SLOW_SLEW_RATE OFF -to RAout[2]
set_instance_assignment -name SLOW_SLEW_RATE OFF -to RAout[3]
set_instance_assignment -name SLOW_SLEW_RATE OFF -to RAout[4]
set_instance_assignment -name SLOW_SLEW_RATE OFF -to RAout[5]
set_instance_assignment -name SLOW_SLEW_RATE OFF -to RAout[6]
set_instance_assignment -name SLOW_SLEW_RATE OFF -to RAout[7]
set_instance_assignment -name SLOW_SLEW_RATE ON -to RAout[8]
set_instance_assignment -name SLOW_SLEW_RATE ON -to RAout[9]
set_instance_assignment -name SLOW_SLEW_RATE ON -to RAout[10]
set_instance_assignment -name SLOW_SLEW_RATE ON -to RAout[11]
set_instance_assignment -name FAST_OUTPUT_REGISTER ON -to RAout set_instance_assignment -name FAST_OUTPUT_REGISTER ON -to RAout
set_instance_assignment -name WEAK_PULL_UP_RESISTOR OFF -to RAout set_instance_assignment -name WEAK_PULL_UP_RESISTOR OFF -to RAout
@ -237,9 +248,9 @@ set_global_assignment -name POWER_PRESET_COOLING_SOLUTION "NO HEAT SINK WITH STI
set_location_assignment PIN_88 -to LED set_location_assignment PIN_88 -to LED
set_instance_assignment -name CURRENT_STRENGTH_NEW "MAXIMUM CURRENT" -to LED set_instance_assignment -name CURRENT_STRENGTH_NEW "MAXIMUM CURRENT" -to LED
set_instance_assignment -name SLOW_SLEW_RATE ON -to LED set_instance_assignment -name SLOW_SLEW_RATE ON -to LED
set_global_assignment -name SDC_FILE "../RAM2E-MAX.sdc"
set_global_assignment -name SDC_FILE ../RAM2E.sdc
set_global_assignment -name VERILOG_FILE ../RAM2E.v set_global_assignment -name VERILOG_FILE ../RAM2E.v
set_global_assignment -name VERILOG_FILE "../UFM-MAX.v" set_global_assignment -name VERILOG_FILE "../UFM-MAX.v"
set_global_assignment -name QIP_FILE UFM.qip set_global_assignment -name QIP_FILE UFM.qip
set_global_assignment -name MIF_FILE ../RAM2E.mif set_global_assignment -name MIF_FILE ../RAM2E.mif
set_global_assignment -name SDC_FILE ../RAM2E.sdc
set_global_assignment -name SDC_FILE "../RAM2E-MAX.sdc"

Binary file not shown.

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@ -1,5 +1,5 @@
Assembler report for RAM2E Assembler report for RAM2E
Tue Jan 16 14:28:02 2024 Wed Jan 31 09:41:40 2024
Quartus Prime Version 19.1.0 Build 670 09/22/2019 Patches 0.02std SJ Lite Edition Quartus Prime Version 19.1.0 Build 670 09/22/2019 Patches 0.02std SJ Lite Edition
@ -38,7 +38,7 @@ https://fpgasoftware.intel.com/eula.
+---------------------------------------------------------------+ +---------------------------------------------------------------+
; Assembler Summary ; ; Assembler Summary ;
+-----------------------+---------------------------------------+ +-----------------------+---------------------------------------+
; Assembler Status ; Successful - Tue Jan 16 14:28:02 2024 ; ; Assembler Status ; Successful - Wed Jan 31 09:41:40 2024 ;
; Revision Name ; RAM2E ; ; Revision Name ; RAM2E ;
; Top-level Entity Name ; RAM2E ; ; Top-level Entity Name ; RAM2E ;
; Family ; MAX V ; ; Family ; MAX V ;
@ -67,8 +67,8 @@ https://fpgasoftware.intel.com/eula.
+----------------+----------------------------------------------------------+ +----------------+----------------------------------------------------------+
; Option ; Setting ; ; Option ; Setting ;
+----------------+----------------------------------------------------------+ +----------------+----------------------------------------------------------+
; JTAG usercode ; 0x00164C9F ; ; JTAG usercode ; 0x001651A3 ;
; Checksum ; 0x00164F97 ; ; Checksum ; 0x00165523 ;
+----------------+----------------------------------------------------------+ +----------------+----------------------------------------------------------+
@ -78,14 +78,14 @@ https://fpgasoftware.intel.com/eula.
Info: ******************************************************************* Info: *******************************************************************
Info: Running Quartus Prime Assembler Info: Running Quartus Prime Assembler
Info: Version 19.1.0 Build 670 09/22/2019 Patches 0.02std SJ Lite Edition Info: Version 19.1.0 Build 670 09/22/2019 Patches 0.02std SJ Lite Edition
Info: Processing started: Tue Jan 16 14:28:02 2024 Info: Processing started: Wed Jan 31 09:41:39 2024
Info: Command: quartus_asm --read_settings_files=off --write_settings_files=off RAM2E-MAXV -c RAM2E Info: Command: quartus_asm --read_settings_files=off --write_settings_files=off RAM2E-MAXV -c RAM2E
Info (115031): Writing out detailed assembly data for power analysis Info (115031): Writing out detailed assembly data for power analysis
Info (115030): Assembler is generating device programming files Info (115030): Assembler is generating device programming files
Info: Quartus Prime Assembler was successful. 0 errors, 0 warnings Info: Quartus Prime Assembler was successful. 0 errors, 0 warnings
Info: Peak virtual memory: 13072 megabytes Info: Peak virtual memory: 13073 megabytes
Info: Processing ended: Tue Jan 16 14:28:02 2024 Info: Processing ended: Wed Jan 31 09:41:40 2024
Info: Elapsed time: 00:00:00 Info: Elapsed time: 00:00:01
Info: Total CPU time (on all processors): 00:00:01 Info: Total CPU time (on all processors): 00:00:01

View File

@ -1 +1 @@
Tue Jan 16 14:28:06 2024 Wed Jan 31 09:41:44 2024

View File

@ -1,5 +1,5 @@
Fitter report for RAM2E Fitter report for RAM2E
Tue Jan 16 14:28:00 2024 Wed Jan 31 09:41:38 2024
Quartus Prime Version 19.1.0 Build 670 09/22/2019 Patches 0.02std SJ Lite Edition Quartus Prime Version 19.1.0 Build 670 09/22/2019 Patches 0.02std SJ Lite Edition
@ -57,7 +57,7 @@ https://fpgasoftware.intel.com/eula.
+-------------------------------------------------------------------------------------+ +-------------------------------------------------------------------------------------+
; Fitter Summary ; ; Fitter Summary ;
+-----------------------+-------------------------------------------------------------+ +-----------------------+-------------------------------------------------------------+
; Fitter Status ; Successful - Tue Jan 16 14:28:00 2024 ; ; Fitter Status ; Successful - Wed Jan 31 09:41:38 2024 ;
; Quartus Prime Version ; 19.1.0 Build 670 09/22/2019 Patches 0.02std SJ Lite Edition ; ; Quartus Prime Version ; 19.1.0 Build 670 09/22/2019 Patches 0.02std SJ Lite Edition ;
; Revision Name ; RAM2E ; ; Revision Name ; RAM2E ;
; Top-level Entity Name ; RAM2E ; ; Top-level Entity Name ; RAM2E ;
@ -129,13 +129,13 @@ https://fpgasoftware.intel.com/eula.
; Number detected on machine ; 4 ; ; Number detected on machine ; 4 ;
; Maximum allowed ; 4 ; ; Maximum allowed ; 4 ;
; ; ; ; ; ;
; Average used ; 1.03 ; ; Average used ; 1.04 ;
; Maximum used ; 4 ; ; Maximum used ; 4 ;
; ; ; ; ; ;
; Usage by Processor ; % Time Used ; ; Usage by Processor ; % Time Used ;
; Processor 1 ; 100.0% ; ; Processor 1 ; 100.0% ;
; Processor 2 ; 1.2% ; ; Processor 2 ; 1.6% ;
; Processors 3-4 ; 0.9% ; ; Processors 3-4 ; 1.3% ;
+----------------------------+-------------+ +----------------------------+-------------+
@ -156,9 +156,9 @@ The pin-out file can be found in Y:/Repos/RAM2E/CPLD/MAXV/output_files/RAM2E.pin
; -- Combinational with a register ; 107 ; ; -- Combinational with a register ; 107 ;
; ; ; ; ; ;
; Logic element usage by number of LUT inputs ; ; ; Logic element usage by number of LUT inputs ; ;
; -- 4 input functions ; 115 ; ; -- 4 input functions ; 116 ;
; -- 3 input functions ; 55 ; ; -- 3 input functions ; 53 ;
; -- 2 input functions ; 45 ; ; -- 2 input functions ; 46 ;
; -- 1 input functions ; 3 ; ; -- 1 input functions ; 3 ;
; -- 0 input functions ; 1 ; ; -- 0 input functions ; 1 ;
; ; ; ; ; ;
@ -167,7 +167,7 @@ The pin-out file can be found in Y:/Repos/RAM2E/CPLD/MAXV/output_files/RAM2E.pin
; -- arithmetic mode ; 14 ; ; -- arithmetic mode ; 14 ;
; -- qfbk mode ; 14 ; ; -- qfbk mode ; 14 ;
; -- register cascade mode ; 0 ; ; -- register cascade mode ; 0 ;
; -- synchronous clear/load mode ; 25 ; ; -- synchronous clear/load mode ; 24 ;
; -- asynchronous clear/load mode ; 0 ; ; -- asynchronous clear/load mode ; 0 ;
; ; ; ; ; ;
; Total registers ; 126 / 240 ( 53 % ) ; ; Total registers ; 126 / 240 ( 53 % ) ;
@ -185,10 +185,10 @@ The pin-out file can be found in Y:/Repos/RAM2E/CPLD/MAXV/output_files/RAM2E.pin
; Global signals ; 2 ; ; Global signals ; 2 ;
; -- Global clocks ; 2 / 4 ( 50 % ) ; ; -- Global clocks ; 2 / 4 ( 50 % ) ;
; JTAGs ; 0 / 1 ( 0 % ) ; ; JTAGs ; 0 / 1 ( 0 % ) ;
; Average interconnect usage (total/H/V) ; 28.7% / 30.1% / 27.2% ; ; Average interconnect usage (total/H/V) ; 26.9% / 26.8% / 27.1% ;
; Peak interconnect usage (total/H/V) ; 28.7% / 30.1% / 27.2% ; ; Peak interconnect usage (total/H/V) ; 26.9% / 26.8% / 27.1% ;
; Maximum fan-out ; 122 ; ; Maximum fan-out ; 122 ;
; Highest non-global fan-out ; 35 ; ; Highest non-global fan-out ; 34 ;
; Total fan-out ; 992 ; ; Total fan-out ; 992 ;
; Average fan-out ; 3.21 ; ; Average fan-out ; 3.21 ;
+---------------------------------------------+-----------------------+ +---------------------------------------------+-----------------------+
@ -208,18 +208,18 @@ The pin-out file can be found in Y:/Repos/RAM2E/CPLD/MAXV/output_files/RAM2E.pin
; Ain[6] ; 39 ; 1 ; 5 ; 0 ; 3 ; 2 ; 0 ; no ; no ; no ; Off ; 3.3-V LVCMOS ; User ; no ; ; Ain[6] ; 39 ; 1 ; 5 ; 0 ; 3 ; 2 ; 0 ; no ; no ; no ; Off ; 3.3-V LVCMOS ; User ; no ;
; Ain[7] ; 53 ; 2 ; 8 ; 1 ; 3 ; 2 ; 0 ; no ; no ; no ; Off ; 3.3-V LVCMOS ; User ; no ; ; Ain[7] ; 53 ; 2 ; 8 ; 1 ; 3 ; 2 ; 0 ; no ; no ; no ; Off ; 3.3-V LVCMOS ; User ; no ;
; C14M ; 12 ; 1 ; 1 ; 3 ; 3 ; 122 ; 0 ; yes ; no ; no ; Off ; 3.3-V LVCMOS ; User ; no ; ; C14M ; 12 ; 1 ; 1 ; 3 ; 3 ; 122 ; 0 ; yes ; no ; no ; Off ; 3.3-V LVCMOS ; User ; no ;
; Din[0] ; 38 ; 1 ; 4 ; 0 ; 0 ; 14 ; 0 ; no ; no ; no ; Off ; 3.3-V LVCMOS ; User ; no ; ; Din[0] ; 38 ; 1 ; 4 ; 0 ; 0 ; 15 ; 0 ; no ; no ; no ; Off ; 3.3-V LVCMOS ; User ; no ;
; Din[1] ; 40 ; 1 ; 5 ; 0 ; 2 ; 10 ; 0 ; no ; no ; no ; Off ; 3.3-V LVCMOS ; User ; no ; ; Din[1] ; 40 ; 1 ; 5 ; 0 ; 2 ; 11 ; 0 ; no ; no ; no ; Off ; 3.3-V LVCMOS ; User ; no ;
; Din[2] ; 42 ; 1 ; 5 ; 0 ; 0 ; 12 ; 0 ; no ; no ; no ; Off ; 3.3-V LVCMOS ; User ; no ; ; Din[2] ; 42 ; 1 ; 5 ; 0 ; 0 ; 13 ; 0 ; no ; no ; no ; Off ; 3.3-V LVCMOS ; User ; no ;
; Din[3] ; 41 ; 1 ; 5 ; 0 ; 1 ; 12 ; 0 ; no ; no ; no ; Off ; 3.3-V LVCMOS ; User ; no ; ; Din[3] ; 41 ; 1 ; 5 ; 0 ; 1 ; 13 ; 0 ; no ; no ; no ; Off ; 3.3-V LVCMOS ; User ; no ;
; Din[4] ; 48 ; 1 ; 6 ; 0 ; 0 ; 10 ; 0 ; no ; no ; no ; Off ; 3.3-V LVCMOS ; User ; no ; ; Din[4] ; 48 ; 1 ; 6 ; 0 ; 0 ; 10 ; 0 ; no ; no ; no ; Off ; 3.3-V LVCMOS ; User ; no ;
; Din[5] ; 49 ; 1 ; 7 ; 0 ; 2 ; 9 ; 0 ; no ; no ; no ; Off ; 3.3-V LVCMOS ; User ; no ; ; Din[5] ; 49 ; 1 ; 7 ; 0 ; 2 ; 9 ; 0 ; no ; no ; no ; Off ; 3.3-V LVCMOS ; User ; no ;
; Din[6] ; 36 ; 1 ; 4 ; 0 ; 2 ; 8 ; 0 ; no ; no ; no ; Off ; 3.3-V LVCMOS ; User ; no ; ; Din[6] ; 36 ; 1 ; 4 ; 0 ; 2 ; 8 ; 0 ; no ; no ; no ; Off ; 3.3-V LVCMOS ; User ; no ;
; Din[7] ; 35 ; 1 ; 3 ; 0 ; 0 ; 10 ; 0 ; no ; no ; no ; Off ; 3.3-V LVCMOS ; User ; no ; ; Din[7] ; 35 ; 1 ; 3 ; 0 ; 0 ; 10 ; 0 ; no ; no ; no ; Off ; 3.3-V LVCMOS ; User ; no ;
; PHI1 ; 37 ; 1 ; 4 ; 0 ; 1 ; 7 ; 0 ; yes ; no ; no ; Off ; 3.3-V LVCMOS ; User ; no ; ; PHI1 ; 37 ; 1 ; 4 ; 0 ; 1 ; 5 ; 0 ; yes ; no ; no ; Off ; 3.3-V LVCMOS ; User ; no ;
; nC07X ; 52 ; 2 ; 8 ; 1 ; 4 ; 1 ; 0 ; no ; no ; no ; Off ; 3.3-V LVCMOS ; User ; no ; ; nC07X ; 52 ; 2 ; 8 ; 1 ; 4 ; 1 ; 0 ; no ; no ; no ; Off ; 3.3-V LVCMOS ; User ; no ;
; nEN80 ; 28 ; 1 ; 2 ; 0 ; 1 ; 11 ; 0 ; no ; no ; no ; Off ; 3.3-V LVCMOS ; User ; no ; ; nEN80 ; 28 ; 1 ; 2 ; 0 ; 1 ; 10 ; 0 ; no ; no ; no ; Off ; 3.3-V LVCMOS ; User ; no ;
; nWE ; 51 ; 1 ; 7 ; 0 ; 0 ; 10 ; 0 ; no ; no ; no ; Off ; 3.3-V LVCMOS ; User ; no ; ; nWE ; 51 ; 1 ; 7 ; 0 ; 0 ; 9 ; 0 ; no ; no ; no ; Off ; 3.3-V LVCMOS ; User ; no ;
; nWE80 ; 33 ; 1 ; 3 ; 0 ; 2 ; 0 ; 0 ; no ; no ; no ; Off ; 3.3-V LVCMOS ; User ; no ; ; nWE80 ; 33 ; 1 ; 3 ; 0 ; 2 ; 0 ; 0 ; no ; no ; no ; Off ; 3.3-V LVCMOS ; User ; no ;
+--------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+-----------------+----------+--------------+--------------+----------------------+----------------+ +--------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+-----------------+----------+--------------+--------------+----------------------+----------------+
@ -243,32 +243,32 @@ The pin-out file can be found in Y:/Repos/RAM2E/CPLD/MAXV/output_files/RAM2E.pin
; Dout[6] ; 84 ; 2 ; 6 ; 5 ; 3 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; - ; - ; ; Dout[6] ; 84 ; 2 ; 6 ; 5 ; 3 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; - ; - ;
; Dout[7] ; 85 ; 2 ; 5 ; 5 ; 0 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; - ; - ; ; Dout[7] ; 85 ; 2 ; 5 ; 5 ; 0 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; - ; - ;
; LED ; 88 ; 2 ; 5 ; 5 ; 3 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 16mA ; no ; User ; 10 pF ; - ; - ; ; LED ; 88 ; 2 ; 5 ; 5 ; 3 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 16mA ; no ; User ; 10 pF ; - ; - ;
; RAout[0] ; 18 ; 1 ; 1 ; 1 ; 0 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; - ; - ; ; RAout[0] ; 18 ; 1 ; 1 ; 1 ; 0 ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; - ; - ;
; RAout[10] ; 16 ; 1 ; 1 ; 2 ; 2 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; yes ; User ; 10 pF ; - ; - ; ; RAout[10] ; 16 ; 1 ; 1 ; 2 ; 2 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; yes ; User ; 10 pF ; - ; - ;
; RAout[11] ; 7 ; 1 ; 1 ; 3 ; 1 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; yes ; User ; 10 pF ; - ; - ; ; RAout[11] ; 7 ; 1 ; 1 ; 3 ; 1 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; yes ; User ; 10 pF ; - ; - ;
; RAout[1] ; 20 ; 1 ; 1 ; 1 ; 2 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; - ; - ; ; RAout[1] ; 20 ; 1 ; 1 ; 1 ; 2 ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; - ; - ;
; RAout[2] ; 30 ; 1 ; 3 ; 0 ; 3 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; - ; - ; ; RAout[2] ; 30 ; 1 ; 3 ; 0 ; 3 ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; - ; - ;
; RAout[3] ; 27 ; 1 ; 2 ; 0 ; 2 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; - ; - ; ; RAout[3] ; 27 ; 1 ; 2 ; 0 ; 2 ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; - ; - ;
; RAout[4] ; 26 ; 1 ; 2 ; 0 ; 3 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; - ; - ; ; RAout[4] ; 26 ; 1 ; 2 ; 0 ; 3 ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; - ; - ;
; RAout[5] ; 29 ; 1 ; 2 ; 0 ; 0 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; - ; - ; ; RAout[5] ; 29 ; 1 ; 2 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; - ; - ;
; RAout[6] ; 21 ; 1 ; 1 ; 1 ; 3 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; - ; - ; ; RAout[6] ; 21 ; 1 ; 1 ; 1 ; 3 ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; - ; - ;
; RAout[7] ; 19 ; 1 ; 1 ; 1 ; 1 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; - ; - ; ; RAout[7] ; 19 ; 1 ; 1 ; 1 ; 1 ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; - ; - ;
; RAout[8] ; 17 ; 1 ; 1 ; 2 ; 3 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; yes ; User ; 10 pF ; - ; - ; ; RAout[8] ; 17 ; 1 ; 1 ; 2 ; 3 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; yes ; User ; 10 pF ; - ; - ;
; RAout[9] ; 15 ; 1 ; 1 ; 2 ; 1 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; - ; - ; ; RAout[9] ; 15 ; 1 ; 1 ; 2 ; 1 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; yes ; User ; 10 pF ; - ; - ;
; Vout[0] ; 70 ; 2 ; 8 ; 4 ; 4 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; yes ; User ; 10 pF ; - ; - ; ; Vout[0] ; 70 ; 2 ; 8 ; 4 ; 4 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; yes ; User ; 10 pF ; - ; - ;
; Vout[1] ; 67 ; 2 ; 8 ; 3 ; 2 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; - ; - ; ; Vout[1] ; 67 ; 2 ; 8 ; 3 ; 2 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; yes ; User ; 10 pF ; - ; - ;
; Vout[2] ; 69 ; 2 ; 8 ; 3 ; 0 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; - ; - ; ; Vout[2] ; 69 ; 2 ; 8 ; 3 ; 0 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; - ; - ;
; Vout[3] ; 62 ; 2 ; 8 ; 2 ; 0 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; yes ; User ; 10 pF ; - ; - ; ; Vout[3] ; 62 ; 2 ; 8 ; 2 ; 0 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; - ; - ;
; Vout[4] ; 71 ; 2 ; 8 ; 4 ; 3 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; - ; - ; ; Vout[4] ; 71 ; 2 ; 8 ; 4 ; 3 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; yes ; User ; 10 pF ; - ; - ;
; Vout[5] ; 68 ; 2 ; 8 ; 3 ; 1 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; yes ; User ; 10 pF ; - ; - ; ; Vout[5] ; 68 ; 2 ; 8 ; 3 ; 1 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; yes ; User ; 10 pF ; - ; - ;
; Vout[6] ; 58 ; 2 ; 8 ; 2 ; 2 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; - ; - ; ; Vout[6] ; 58 ; 2 ; 8 ; 2 ; 2 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; yes ; User ; 10 pF ; - ; - ;
; Vout[7] ; 57 ; 2 ; 8 ; 2 ; 3 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; - ; - ; ; Vout[7] ; 57 ; 2 ; 8 ; 2 ; 3 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; yes ; User ; 10 pF ; - ; - ;
; nCASout ; 3 ; 1 ; 1 ; 4 ; 1 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; - ; - ; ; nCASout ; 3 ; 1 ; 1 ; 4 ; 1 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; - ; - ;
; nCSout ; 8 ; 1 ; 1 ; 3 ; 2 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; - ; - ; ; nCSout ; 8 ; 1 ; 1 ; 3 ; 2 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; - ; - ;
; nDOE ; 55 ; 2 ; 8 ; 1 ; 1 ; no ; yes ; no ; no ; no ; no ; On ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; - ; - ; ; nDOE ; 55 ; 2 ; 8 ; 1 ; 1 ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; - ; - ;
; nRASout ; 5 ; 1 ; 1 ; 4 ; 3 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; yes ; User ; 10 pF ; - ; - ; ; nRASout ; 5 ; 1 ; 1 ; 4 ; 3 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; yes ; User ; 10 pF ; - ; - ;
; nRWEout ; 2 ; 1 ; 1 ; 4 ; 0 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; yes ; User ; 10 pF ; - ; - ; ; nRWEout ; 2 ; 1 ; 1 ; 4 ; 0 ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; yes ; User ; 10 pF ; - ; - ;
; nVOE ; 50 ; 1 ; 7 ; 0 ; 1 ; no ; yes ; no ; no ; no ; no ; On ; 3.3-V LVCMOS ; 4mA ; yes ; User ; 10 pF ; - ; - ; ; nVOE ; 50 ; 1 ; 7 ; 0 ; 1 ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; no ; User ; 10 pF ; - ; - ;
+-----------+-------+----------+--------------+--------------+-------------+-----------------+----------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+------------------------+----------------------+-------+----------------------+---------------------+ +-----------+-------+----------+--------------+--------------+-------------+-----------------+----------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+------------------------+----------------------+-------+----------------------+---------------------+
@ -352,12 +352,12 @@ The pin-out file can be found in Y:/Repos/RAM2E/CPLD/MAXV/output_files/RAM2E.pin
; 47 ; 37 ; 1 ; Ain[3] ; input ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ; ; 47 ; 37 ; 1 ; Ain[3] ; input ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ;
; 48 ; 38 ; 1 ; Din[4] ; input ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ; ; 48 ; 38 ; 1 ; Din[4] ; input ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ;
; 49 ; 39 ; 1 ; Din[5] ; input ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ; ; 49 ; 39 ; 1 ; Din[5] ; input ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ;
; 50 ; 40 ; 1 ; nVOE ; output ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; On ; ; 50 ; 40 ; 1 ; nVOE ; output ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ;
; 51 ; 41 ; 1 ; nWE ; input ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ; ; 51 ; 41 ; 1 ; nWE ; input ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ;
; 52 ; 42 ; 2 ; nC07X ; input ; 3.3-V LVCMOS ; ; Row I/O ; Y ; no ; Off ; ; 52 ; 42 ; 2 ; nC07X ; input ; 3.3-V LVCMOS ; ; Row I/O ; Y ; no ; Off ;
; 53 ; 43 ; 2 ; Ain[7] ; input ; 3.3-V LVCMOS ; ; Row I/O ; Y ; no ; Off ; ; 53 ; 43 ; 2 ; Ain[7] ; input ; 3.3-V LVCMOS ; ; Row I/O ; Y ; no ; Off ;
; 54 ; 44 ; 2 ; Ain[1] ; input ; 3.3-V LVCMOS ; ; Row I/O ; Y ; no ; Off ; ; 54 ; 44 ; 2 ; Ain[1] ; input ; 3.3-V LVCMOS ; ; Row I/O ; Y ; no ; Off ;
; 55 ; 45 ; 2 ; nDOE ; output ; 3.3-V LVCMOS ; ; Row I/O ; Y ; no ; On ; ; 55 ; 45 ; 2 ; nDOE ; output ; 3.3-V LVCMOS ; ; Row I/O ; Y ; no ; Off ;
; 56 ; 46 ; 2 ; Ain[0] ; input ; 3.3-V LVCMOS ; ; Row I/O ; Y ; no ; Off ; ; 56 ; 46 ; 2 ; Ain[0] ; input ; 3.3-V LVCMOS ; ; Row I/O ; Y ; no ; Off ;
; 57 ; 47 ; 2 ; Vout[7] ; output ; 3.3-V LVCMOS ; ; Row I/O ; Y ; no ; Off ; ; 57 ; 47 ; 2 ; Vout[7] ; output ; 3.3-V LVCMOS ; ; Row I/O ; Y ; no ; Off ;
; 58 ; 48 ; 2 ; Vout[6] ; output ; 3.3-V LVCMOS ; ; Row I/O ; Y ; no ; Off ; ; 58 ; 48 ; 2 ; Vout[6] ; output ; 3.3-V LVCMOS ; ; Row I/O ; Y ; no ; Off ;
@ -431,8 +431,8 @@ Note: User assignments will override these defaults. The user specified values a
+--------------------------------------------------------------+-------------+--------------+------------+------+--------------+--------------+-------------------+------------------+-----------------+------------+-------------------------------------------------------------------------------------------+---------------------+--------------+ +--------------------------------------------------------------+-------------+--------------+------------+------+--------------+--------------+-------------------+------------------+-----------------+------------+-------------------------------------------------------------------------------------------+---------------------+--------------+
; Compilation Hierarchy Node ; Logic Cells ; LC Registers ; UFM Blocks ; Pins ; Virtual Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Carry Chain LCs ; Packed LCs ; Full Hierarchy Name ; Entity Name ; Library Name ; ; Compilation Hierarchy Node ; Logic Cells ; LC Registers ; UFM Blocks ; Pins ; Virtual Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Carry Chain LCs ; Packed LCs ; Full Hierarchy Name ; Entity Name ; Library Name ;
+--------------------------------------------------------------+-------------+--------------+------------+------+--------------+--------------+-------------------+------------------+-----------------+------------+-------------------------------------------------------------------------------------------+---------------------+--------------+ +--------------------------------------------------------------+-------------+--------------+------------+------+--------------+--------------+-------------------+------------------+-----------------+------------+-------------------------------------------------------------------------------------------+---------------------+--------------+
; |RAM2E ; 238 (183) ; 126 ; 1 ; 70 ; 0 ; 112 (89) ; 19 (16) ; 107 (78) ; 15 (15) ; 14 (9) ; |RAM2E ; RAM2E ; work ; ; |RAM2E ; 238 (182) ; 126 ; 1 ; 70 ; 0 ; 112 (88) ; 19 (16) ; 107 (78) ; 15 (15) ; 14 (9) ; |RAM2E ; RAM2E ; work ;
; |RAM2E_UFM:ram2e_ufm| ; 55 (55) ; 32 ; 1 ; 0 ; 0 ; 23 (23) ; 3 (3) ; 29 (29) ; 0 (0) ; 5 (5) ; |RAM2E|RAM2E_UFM:ram2e_ufm ; RAM2E_UFM ; work ; ; |RAM2E_UFM:ram2e_ufm| ; 56 (56) ; 32 ; 1 ; 0 ; 0 ; 24 (24) ; 3 (3) ; 29 (29) ; 0 (0) ; 5 (5) ; |RAM2E|RAM2E_UFM:ram2e_ufm ; RAM2E_UFM ; work ;
; |UFM:UFM_inst| ; 0 (0) ; 0 ; 1 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |RAM2E|RAM2E_UFM:ram2e_ufm|UFM:UFM_inst ; UFM ; work ; ; |UFM:UFM_inst| ; 0 (0) ; 0 ; 1 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |RAM2E|RAM2E_UFM:ram2e_ufm|UFM:UFM_inst ; UFM ; work ;
; |UFM_altufm_none_p8r:UFM_altufm_none_p8r_component| ; 0 (0) ; 0 ; 1 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |RAM2E|RAM2E_UFM:ram2e_ufm|UFM:UFM_inst|UFM_altufm_none_p8r:UFM_altufm_none_p8r_component ; UFM_altufm_none_p8r ; work ; ; |UFM_altufm_none_p8r:UFM_altufm_none_p8r_component| ; 0 (0) ; 0 ; 1 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |RAM2E|RAM2E_UFM:ram2e_ufm|UFM:UFM_inst|UFM_altufm_none_p8r:UFM_altufm_none_p8r_component ; UFM_altufm_none_p8r ; work ;
+--------------------------------------------------------------+-------------+--------------+------------+------+--------------+--------------+-------------------+------------------+-----------------+------------+-------------------------------------------------------------------------------------------+---------------------+--------------+ +--------------------------------------------------------------+-------------+--------------+------------+------+--------------+--------------+-------------------+------------------+-----------------+------------+-------------------------------------------------------------------------------------------+---------------------+--------------+
@ -495,7 +495,6 @@ Note: For table entries with two numbers listed, the numbers in parentheses indi
; RD[7] ; Bidir ; (0) ; ; RD[7] ; Bidir ; (0) ;
; nEN80 ; Input ; (0) ; ; nEN80 ; Input ; (0) ;
; nWE ; Input ; (0) ; ; nWE ; Input ; (0) ;
; PHI1 ; Input ; (1) ;
; Ain[0] ; Input ; (0) ; ; Ain[0] ; Input ; (0) ;
; Ain[1] ; Input ; (0) ; ; Ain[1] ; Input ; (0) ;
; Ain[2] ; Input ; (0) ; ; Ain[2] ; Input ; (0) ;
@ -507,6 +506,7 @@ Note: For table entries with two numbers listed, the numbers in parentheses indi
; C14M ; Input ; (0) ; ; C14M ; Input ; (0) ;
; Din[0] ; Input ; (0) ; ; Din[0] ; Input ; (0) ;
; Din[6] ; Input ; (0) ; ; Din[6] ; Input ; (0) ;
; PHI1 ; Input ; (1) ;
; Din[1] ; Input ; (0) ; ; Din[1] ; Input ; (0) ;
; Din[5] ; Input ; (0) ; ; Din[5] ; Input ; (0) ;
; Din[7] ; Input ; (0) ; ; Din[7] ; Input ; (0) ;
@ -522,22 +522,22 @@ Note: For table entries with two numbers listed, the numbers in parentheses indi
+--------------------------------+-------------+---------+---------------+--------+----------------------+------------------+ +--------------------------------+-------------+---------+---------------+--------+----------------------+------------------+
; Name ; Location ; Fan-Out ; Usage ; Global ; Global Resource Used ; Global Line Name ; ; Name ; Location ; Fan-Out ; Usage ; Global ; Global Resource Used ; Global Line Name ;
+--------------------------------+-------------+---------+---------------+--------+----------------------+------------------+ +--------------------------------+-------------+---------+---------------+--------+----------------------+------------------+
; BA[0]~0 ; LC_X2_Y2_N0 ; 2 ; Clock enable ; no ; -- ; -- ; ; BA[0]~0 ; LC_X2_Y3_N5 ; 2 ; Clock enable ; no ; -- ; -- ;
; BA[0]~1 ; LC_X3_Y3_N0 ; 3 ; Clock enable ; no ; -- ; -- ; ; BA[0]~1 ; LC_X5_Y2_N3 ; 3 ; Clock enable ; no ; -- ; -- ;
; C14M ; PIN_12 ; 122 ; Clock ; yes ; Global Clock ; GCLK0 ; ; C14M ; PIN_12 ; 122 ; Clock ; yes ; Global Clock ; GCLK0 ;
; CS[0]~2 ; LC_X5_Y1_N7 ; 3 ; Clock enable ; no ; -- ; -- ; ; CS[0]~2 ; LC_X3_Y1_N8 ; 3 ; Clock enable ; no ; -- ; -- ;
; DQML~0 ; LC_X2_Y4_N5 ; 2 ; Clock enable ; no ; -- ; -- ; ; DQML~0 ; LC_X2_Y4_N5 ; 2 ; Clock enable ; no ; -- ; -- ;
; Equal1~1 ; LC_X3_Y3_N2 ; 8 ; Clock enable ; no ; -- ; -- ; ; Equal1~1 ; LC_X2_Y2_N1 ; 8 ; Clock enable ; no ; -- ; -- ;
; Equal1~2 ; LC_X7_Y4_N0 ; 8 ; Clock enable ; no ; -- ; -- ; ; Equal1~2 ; LC_X7_Y4_N7 ; 8 ; Clock enable ; no ; -- ; -- ;
; Mux14~0 ; LC_X4_Y2_N7 ; 2 ; Clock enable ; no ; -- ; -- ; ; Mux14~0 ; LC_X2_Y3_N8 ; 2 ; Clock enable ; no ; -- ; -- ;
; PHI1 ; PIN_37 ; 7 ; Clock ; yes ; Global Clock ; GCLK3 ; ; PHI1 ; PIN_37 ; 5 ; Clock ; yes ; Global Clock ; GCLK3 ;
; RAM2E_UFM:ram2e_ufm|RWMask~1 ; LC_X2_Y1_N9 ; 8 ; Clock enable ; no ; -- ; -- ; ; RAM2E_UFM:ram2e_ufm|RWMask~1 ; LC_X7_Y1_N7 ; 8 ; Clock enable ; no ; -- ; -- ;
; RAM2E_UFM:ram2e_ufm|UFMD[15]~1 ; LC_X4_Y1_N5 ; 8 ; Clock enable ; no ; -- ; -- ; ; RAM2E_UFM:ram2e_ufm|UFMD[15]~1 ; LC_X3_Y1_N3 ; 8 ; Clock enable ; no ; -- ; -- ;
; RAM2E_UFM:ram2e_ufm|always2~8 ; LC_X5_Y3_N1 ; 16 ; Clock enable ; no ; -- ; -- ; ; RAM2E_UFM:ram2e_ufm|always2~8 ; LC_X4_Y2_N1 ; 16 ; Clock enable ; no ; -- ; -- ;
; RA[1]~2 ; LC_X3_Y3_N5 ; 6 ; Clock enable ; no ; -- ; -- ; ; RA[1]~2 ; LC_X2_Y3_N9 ; 6 ; Clock enable ; no ; -- ; -- ;
; RDOE ; LC_X3_Y3_N1 ; 8 ; Output enable ; no ; -- ; -- ; ; RDOE ; LC_X3_Y3_N4 ; 8 ; Output enable ; no ; -- ; -- ;
; S[0] ; LC_X7_Y2_N5 ; 32 ; Sync. clear ; no ; -- ; -- ; ; S[0] ; LC_X3_Y3_N3 ; 32 ; Sync. clear ; no ; -- ; -- ;
; S[3] ; LC_X7_Y2_N3 ; 35 ; Sync. clear ; no ; -- ; -- ; ; S[3] ; LC_X3_Y3_N6 ; 34 ; Sync. clear ; no ; -- ; -- ;
+--------------------------------+-------------+---------+---------------+--------+----------------------+------------------+ +--------------------------------+-------------+---------+---------------+--------+----------------------+------------------+
@ -547,7 +547,7 @@ Note: For table entries with two numbers listed, the numbers in parentheses indi
; Name ; Location ; Fan-Out ; Global Resource Used ; Global Line Name ; ; Name ; Location ; Fan-Out ; Global Resource Used ; Global Line Name ;
+------+----------+---------+----------------------+------------------+ +------+----------+---------+----------------------+------------------+
; C14M ; PIN_12 ; 122 ; Global Clock ; GCLK0 ; ; C14M ; PIN_12 ; 122 ; Global Clock ; GCLK0 ;
; PHI1 ; PIN_37 ; 7 ; Global Clock ; GCLK3 ; ; PHI1 ; PIN_37 ; 5 ; Global Clock ; GCLK3 ;
+------+----------+---------+----------------------+------------------+ +------+----------+---------+----------------------+------------------+
@ -556,13 +556,13 @@ Note: For table entries with two numbers listed, the numbers in parentheses indi
+-----------------------+--------------------+ +-----------------------+--------------------+
; Routing Resource Type ; Usage ; ; Routing Resource Type ; Usage ;
+-----------------------+--------------------+ +-----------------------+--------------------+
; C4s ; 168 / 784 ( 21 % ) ; ; C4s ; 163 / 784 ( 21 % ) ;
; Direct links ; 51 / 888 ( 6 % ) ; ; Direct links ; 57 / 888 ( 6 % ) ;
; Global clocks ; 2 / 4 ( 50 % ) ; ; Global clocks ; 2 / 4 ( 50 % ) ;
; LAB clocks ; 7 / 32 ( 22 % ) ; ; LAB clocks ; 7 / 32 ( 22 % ) ;
; LUT chains ; 6 / 216 ( 3 % ) ; ; LUT chains ; 5 / 216 ( 2 % ) ;
; Local interconnects ; 347 / 888 ( 39 % ) ; ; Local interconnects ; 340 / 888 ( 38 % ) ;
; R4s ; 164 / 704 ( 23 % ) ; ; R4s ; 150 / 704 ( 21 % ) ;
+-----------------------+--------------------+ +-----------------------+--------------------+
@ -578,21 +578,21 @@ Note: For table entries with two numbers listed, the numbers in parentheses indi
; 5 ; 0 ; ; 5 ; 0 ;
; 6 ; 0 ; ; 6 ; 0 ;
; 7 ; 0 ; ; 7 ; 0 ;
; 8 ; 0 ; ; 8 ; 1 ;
; 9 ; 2 ; ; 9 ; 0 ;
; 10 ; 22 ; ; 10 ; 23 ;
+--------------------------------------------+------------------------------+ +--------------------------------------------+------------------------------+
+-------------------------------------------------------------------+ +-------------------------------------------------------------------+
; LAB-wide Signals ; ; LAB-wide Signals ;
+------------------------------------+------------------------------+ +------------------------------------+------------------------------+
; LAB-wide Signals (Average = 1.25) ; Number of LABs (Total = 24) ; ; LAB-wide Signals (Average = 1.42) ; Number of LABs (Total = 24) ;
+------------------------------------+------------------------------+ +------------------------------------+------------------------------+
; 1 Clock ; 21 ; ; 1 Clock ; 21 ;
; 1 Clock enable ; 5 ; ; 1 Clock enable ; 9 ;
; 1 Sync. clear ; 1 ; ; 1 Sync. clear ; 2 ;
; 2 Clock enables ; 2 ; ; 2 Clock enables ; 1 ;
; 2 Clocks ; 1 ; ; 2 Clocks ; 1 ;
+------------------------------------+------------------------------+ +------------------------------------+------------------------------+
@ -600,7 +600,7 @@ Note: For table entries with two numbers listed, the numbers in parentheses indi
+-----------------------------------------------------------------------------+ +-----------------------------------------------------------------------------+
; LAB Signals Sourced ; ; LAB Signals Sourced ;
+----------------------------------------------+------------------------------+ +----------------------------------------------+------------------------------+
; Number of Signals Sourced (Average = 10.17) ; Number of LABs (Total = 24) ; ; Number of Signals Sourced (Average = 10.13) ; Number of LABs (Total = 24) ;
+----------------------------------------------+------------------------------+ +----------------------------------------------+------------------------------+
; 0 ; 0 ; ; 0 ; 0 ;
; 1 ; 0 ; ; 1 ; 0 ;
@ -610,10 +610,10 @@ Note: For table entries with two numbers listed, the numbers in parentheses indi
; 5 ; 0 ; ; 5 ; 0 ;
; 6 ; 0 ; ; 6 ; 0 ;
; 7 ; 0 ; ; 7 ; 0 ;
; 8 ; 0 ; ; 8 ; 1 ;
; 9 ; 2 ; ; 9 ; 0 ;
; 10 ; 20 ; ; 10 ; 22 ;
; 11 ; 1 ; ; 11 ; 0 ;
; 12 ; 0 ; ; 12 ; 0 ;
; 13 ; 0 ; ; 13 ; 0 ;
; 14 ; 0 ; ; 14 ; 0 ;
@ -624,18 +624,18 @@ Note: For table entries with two numbers listed, the numbers in parentheses indi
+--------------------------------------------------------------------------------+ +--------------------------------------------------------------------------------+
; LAB Signals Sourced Out ; ; LAB Signals Sourced Out ;
+-------------------------------------------------+------------------------------+ +-------------------------------------------------+------------------------------+
; Number of Signals Sourced Out (Average = 7.38) ; Number of LABs (Total = 24) ; ; Number of Signals Sourced Out (Average = 7.21) ; Number of LABs (Total = 24) ;
+-------------------------------------------------+------------------------------+ +-------------------------------------------------+------------------------------+
; 0 ; 0 ; ; 0 ; 0 ;
; 1 ; 0 ; ; 1 ; 1 ;
; 2 ; 0 ; ; 2 ; 0 ;
; 3 ; 2 ; ; 3 ; 2 ;
; 4 ; 2 ; ; 4 ; 0 ;
; 5 ; 2 ; ; 5 ; 1 ;
; 6 ; 1 ; ; 6 ; 3 ;
; 7 ; 4 ; ; 7 ; 6 ;
; 8 ; 4 ; ; 8 ; 4 ;
; 9 ; 5 ; ; 9 ; 3 ;
; 10 ; 3 ; ; 10 ; 3 ;
; 11 ; 0 ; ; 11 ; 0 ;
; 12 ; 1 ; ; 12 ; 1 ;
@ -645,7 +645,7 @@ Note: For table entries with two numbers listed, the numbers in parentheses indi
+-----------------------------------------------------------------------------+ +-----------------------------------------------------------------------------+
; LAB Distinct Inputs ; ; LAB Distinct Inputs ;
+----------------------------------------------+------------------------------+ +----------------------------------------------+------------------------------+
; Number of Distinct Inputs (Average = 12.21) ; Number of LABs (Total = 24) ; ; Number of Distinct Inputs (Average = 12.54) ; Number of LABs (Total = 24) ;
+----------------------------------------------+------------------------------+ +----------------------------------------------+------------------------------+
; 0 ; 0 ; ; 0 ; 0 ;
; 1 ; 0 ; ; 1 ; 0 ;
@ -653,24 +653,24 @@ Note: For table entries with two numbers listed, the numbers in parentheses indi
; 3 ; 0 ; ; 3 ; 0 ;
; 4 ; 2 ; ; 4 ; 2 ;
; 5 ; 0 ; ; 5 ; 0 ;
; 6 ; 1 ; ; 6 ; 0 ;
; 7 ; 0 ; ; 7 ; 2 ;
; 8 ; 3 ; ; 8 ; 1 ;
; 9 ; 1 ; ; 9 ; 2 ;
; 10 ; 0 ; ; 10 ; 1 ;
; 11 ; 3 ; ; 11 ; 3 ;
; 12 ; 1 ; ; 12 ; 2 ;
; 13 ; 5 ; ; 13 ; 1 ;
; 14 ; 4 ; ; 14 ; 2 ;
; 15 ; 1 ; ; 15 ; 1 ;
; 16 ; 0 ; ; 16 ; 2 ;
; 17 ; 0 ; ; 17 ; 1 ;
; 18 ; 1 ; ; 18 ; 1 ;
; 19 ; 0 ; ; 19 ; 1 ;
; 20 ; 0 ; ; 20 ; 1 ;
; 21 ; 0 ; ; 21 ; 0 ;
; 22 ; 0 ; ; 22 ; 0 ;
; 23 ; 1 ; ; 23 ; 0 ;
; 24 ; 1 ; ; 24 ; 1 ;
+----------------------------------------------+------------------------------+ +----------------------------------------------+------------------------------+
@ -706,8 +706,8 @@ Info (176444): Device migration not selected. If you intend to use device migrat
Info (176445): Device 5M240ZT100I5 is compatible Info (176445): Device 5M240ZT100I5 is compatible
Info (176445): Device 5M570ZT100C5 is compatible Info (176445): Device 5M570ZT100C5 is compatible
Info (176445): Device 5M570ZT100I5 is compatible Info (176445): Device 5M570ZT100I5 is compatible
Info (332104): Reading SDC File: '../RAM2E.sdc'
Info (332104): Reading SDC File: '../RAM2E-MAX.sdc' Info (332104): Reading SDC File: '../RAM2E-MAX.sdc'
Info (332104): Reading SDC File: '../RAM2E.sdc'
Warning (332060): Node: PHI1 was determined to be a clock but was found without an associated clock assignment. Warning (332060): Node: PHI1 was determined to be a clock but was found without an associated clock assignment.
Info (13166): Register RefReq is being clocked by PHI1 Info (13166): Register RefReq is being clocked by PHI1
Info (332129): Detected timing requirements -- optimizing circuit to achieve only the specified requirements Info (332129): Detected timing requirements -- optimizing circuit to achieve only the specified requirements
@ -720,23 +720,21 @@ Info (332111): Found 3 clocks
Info (186079): Completed User Assigned Global Signals Promotion Operation Info (186079): Completed User Assigned Global Signals Promotion Operation
Info (186215): Automatically promoted signal "C14M" to use Global clock in PIN 12 File: Y:/Repos/RAM2E/CPLD/RAM2E.v Line: 8 Info (186215): Automatically promoted signal "C14M" to use Global clock in PIN 12 File: Y:/Repos/RAM2E/CPLD/RAM2E.v Line: 8
Info (186216): Automatically promoted some destinations of signal "PHI1" to use Global clock File: Y:/Repos/RAM2E/CPLD/RAM2E.v Line: 8 Info (186216): Automatically promoted some destinations of signal "PHI1" to use Global clock File: Y:/Repos/RAM2E/CPLD/RAM2E.v Line: 8
Info (186217): Destination "nVOE~0" may be non-global or may not use global clock File: Y:/Repos/RAM2E/CPLD/RAM2E.v Line: 59
Info (186217): Destination "PHI1r" may be non-global or may not use global clock File: Y:/Repos/RAM2E/CPLD/RAM2E.v Line: 20 Info (186217): Destination "PHI1r" may be non-global or may not use global clock File: Y:/Repos/RAM2E/CPLD/RAM2E.v Line: 20
Info (186217): Destination "S~2" may be non-global or may not use global clock File: Y:/Repos/RAM2E/CPLD/RAM2E.v Line: 19 Info (186217): Destination "S~0" may be non-global or may not use global clock File: Y:/Repos/RAM2E/CPLD/RAM2E.v Line: 19
Info (186217): Destination "S[2]~9" may be non-global or may not use global clock File: Y:/Repos/RAM2E/CPLD/RAM2E.v Line: 21
Info (186228): Pin "PHI1" drives global clock, but is not placed in a dedicated clock pin position File: Y:/Repos/RAM2E/CPLD/RAM2E.v Line: 8 Info (186228): Pin "PHI1" drives global clock, but is not placed in a dedicated clock pin position File: Y:/Repos/RAM2E/CPLD/RAM2E.v Line: 8
Info (186079): Completed Auto Global Promotion Operation Info (186079): Completed Auto Global Promotion Operation
Info (176234): Starting register packing Info (176234): Starting register packing
Info (186468): Started processing fast register assignments Info (186468): Started processing fast register assignments
Warning (186473): Ignored the FAST_OUTPUT_REGISTER assignment made to the following nodes Warning (186473): Ignored the FAST_OUTPUT_REGISTER assignment made to the following nodes
Warning (186484): Ignored assignment to node "RAout[0]" because node "RAr[0]", which is feeding it, is not a register File: Y:/Repos/RAM2E/CPLD/RAM2E.v Line: 87 Warning (186484): Ignored assignment to node "RAout[0]" because node "RAr[0]", which is feeding it, is not a register File: Y:/Repos/RAM2E/CPLD/RAM2E.v Line: 86
Warning (186484): Ignored assignment to node "RAout[1]" because node "RAr[1]", which is feeding it, is not a register File: Y:/Repos/RAM2E/CPLD/RAM2E.v Line: 87 Warning (186484): Ignored assignment to node "RAout[1]" because node "RAr[1]", which is feeding it, is not a register File: Y:/Repos/RAM2E/CPLD/RAM2E.v Line: 86
Warning (186484): Ignored assignment to node "RAout[2]" because node "RAr[2]", which is feeding it, is not a register File: Y:/Repos/RAM2E/CPLD/RAM2E.v Line: 87 Warning (186484): Ignored assignment to node "RAout[2]" because node "RAr[2]", which is feeding it, is not a register File: Y:/Repos/RAM2E/CPLD/RAM2E.v Line: 86
Warning (186484): Ignored assignment to node "RAout[3]" because node "RAr[3]", which is feeding it, is not a register File: Y:/Repos/RAM2E/CPLD/RAM2E.v Line: 87 Warning (186484): Ignored assignment to node "RAout[3]" because node "RAr[3]", which is feeding it, is not a register File: Y:/Repos/RAM2E/CPLD/RAM2E.v Line: 86
Warning (186484): Ignored assignment to node "RAout[4]" because node "RAr[4]", which is feeding it, is not a register File: Y:/Repos/RAM2E/CPLD/RAM2E.v Line: 87 Warning (186484): Ignored assignment to node "RAout[4]" because node "RAr[4]", which is feeding it, is not a register File: Y:/Repos/RAM2E/CPLD/RAM2E.v Line: 86
Warning (186484): Ignored assignment to node "RAout[5]" because node "RAr[5]", which is feeding it, is not a register File: Y:/Repos/RAM2E/CPLD/RAM2E.v Line: 87 Warning (186484): Ignored assignment to node "RAout[5]" because node "RAr[5]", which is feeding it, is not a register File: Y:/Repos/RAM2E/CPLD/RAM2E.v Line: 86
Warning (186484): Ignored assignment to node "RAout[6]" because node "RAr[6]", which is feeding it, is not a register File: Y:/Repos/RAM2E/CPLD/RAM2E.v Line: 87 Warning (186484): Ignored assignment to node "RAout[6]" because node "RAr[6]", which is feeding it, is not a register File: Y:/Repos/RAM2E/CPLD/RAM2E.v Line: 86
Warning (186484): Ignored assignment to node "RAout[7]" because node "RAr[7]", which is feeding it, is not a register File: Y:/Repos/RAM2E/CPLD/RAM2E.v Line: 87 Warning (186484): Ignored assignment to node "RAout[7]" because node "RAr[7]", which is feeding it, is not a register File: Y:/Repos/RAM2E/CPLD/RAM2E.v Line: 86
Info (186469): Finished processing fast register assignments Info (186469): Finished processing fast register assignments
Info (176235): Finished register packing Info (176235): Finished register packing
Info (171121): Fitter preparation operations ending: elapsed time is 00:00:01 Info (171121): Fitter preparation operations ending: elapsed time is 00:00:01
@ -747,17 +745,18 @@ Info (170191): Fitter placement operations beginning
Info (170137): Fitter placement was successful Info (170137): Fitter placement was successful
Info (170192): Fitter placement operations ending: elapsed time is 00:00:01 Info (170192): Fitter placement operations ending: elapsed time is 00:00:01
Info (170193): Fitter routing operations beginning Info (170193): Fitter routing operations beginning
Info (170089): 2e+01 ns of routing delay (approximately 1.1% of available device routing delay) has been added to meet hold timing. For more information, refer to the Estimated Delay Added for Hold Timing section in the Fitter report.
Info (170195): Router estimated average interconnect usage is 25% of the available device resources Info (170195): Router estimated average interconnect usage is 25% of the available device resources
Info (170196): Router estimated peak interconnect usage is 25% of the available device resources in the region that extends from location X0_Y0 to location X8_Y5 Info (170196): Router estimated peak interconnect usage is 25% of the available device resources in the region that extends from location X0_Y0 to location X8_Y5
Info (170202): The Fitter performed an Auto Fit compilation. No optimizations were skipped because the design's timing and routability requirements required full optimization. Info (170202): The Fitter performed an Auto Fit compilation. No optimizations were skipped because the design's timing and routability requirements required full optimization.
Info (170194): Fitter routing operations ending: elapsed time is 00:00:00 Info (170194): Fitter routing operations ending: elapsed time is 00:00:00
Info (11888): Total time spent on timing analysis during the Fitter is 0.35 seconds. Info (11888): Total time spent on timing analysis during the Fitter is 0.48 seconds.
Info (11218): Fitter post-fit operations ending: elapsed time is 00:00:00 Info (11218): Fitter post-fit operations ending: elapsed time is 00:00:00
Info (144001): Generated suppressed messages file Y:/Repos/RAM2E/CPLD/MAXV/output_files/RAM2E.fit.smsg Info (144001): Generated suppressed messages file Y:/Repos/RAM2E/CPLD/MAXV/output_files/RAM2E.fit.smsg
Info: Quartus Prime Fitter was successful. 0 errors, 11 warnings Info: Quartus Prime Fitter was successful. 0 errors, 11 warnings
Info: Peak virtual memory: 13751 megabytes Info: Peak virtual memory: 13750 megabytes
Info: Processing ended: Tue Jan 16 14:28:00 2024 Info: Processing ended: Wed Jan 31 09:41:38 2024
Info: Elapsed time: 00:00:03 Info: Elapsed time: 00:00:05
Info: Total CPU time (on all processors): 00:00:04 Info: Total CPU time (on all processors): 00:00:04

View File

@ -1,4 +1,4 @@
Fitter Status : Successful - Tue Jan 16 14:28:00 2024 Fitter Status : Successful - Wed Jan 31 09:41:38 2024
Quartus Prime Version : 19.1.0 Build 670 09/22/2019 Patches 0.02std SJ Lite Edition Quartus Prime Version : 19.1.0 Build 670 09/22/2019 Patches 0.02std SJ Lite Edition
Revision Name : RAM2E Revision Name : RAM2E
Top-level Entity Name : RAM2E Top-level Entity Name : RAM2E

View File

@ -1,5 +1,5 @@
Flow report for RAM2E Flow report for RAM2E
Tue Jan 16 14:28:05 2024 Wed Jan 31 09:41:43 2024
Quartus Prime Version 19.1.0 Build 670 09/22/2019 Patches 0.02std SJ Lite Edition Quartus Prime Version 19.1.0 Build 670 09/22/2019 Patches 0.02std SJ Lite Edition
@ -41,7 +41,7 @@ https://fpgasoftware.intel.com/eula.
+-------------------------------------------------------------------------------------+ +-------------------------------------------------------------------------------------+
; Flow Summary ; ; Flow Summary ;
+-----------------------+-------------------------------------------------------------+ +-----------------------+-------------------------------------------------------------+
; Flow Status ; Successful - Tue Jan 16 14:28:02 2024 ; ; Flow Status ; Successful - Wed Jan 31 09:41:40 2024 ;
; Quartus Prime Version ; 19.1.0 Build 670 09/22/2019 Patches 0.02std SJ Lite Edition ; ; Quartus Prime Version ; 19.1.0 Build 670 09/22/2019 Patches 0.02std SJ Lite Edition ;
; Revision Name ; RAM2E ; ; Revision Name ; RAM2E ;
; Top-level Entity Name ; RAM2E ; ; Top-level Entity Name ; RAM2E ;
@ -60,7 +60,7 @@ https://fpgasoftware.intel.com/eula.
+-------------------+---------------------+ +-------------------+---------------------+
; Option ; Setting ; ; Option ; Setting ;
+-------------------+---------------------+ +-------------------+---------------------+
; Start date & time ; 01/16/2024 14:27:31 ; ; Start date & time ; 01/31/2024 09:40:55 ;
; Main task ; Compilation ; ; Main task ; Compilation ;
; Revision Name ; RAM2E ; ; Revision Name ; RAM2E ;
+-------------------+---------------------+ +-------------------+---------------------+
@ -71,7 +71,7 @@ https://fpgasoftware.intel.com/eula.
+-------------------------------+------------------------------+---------------+-------------+------------+ +-------------------------------+------------------------------+---------------+-------------+------------+
; Assignment Name ; Value ; Default Value ; Entity Name ; Section Id ; ; Assignment Name ; Value ; Default Value ; Entity Name ; Section Id ;
+-------------------------------+------------------------------+---------------+-------------+------------+ +-------------------------------+------------------------------+---------------+-------------+------------+
; COMPILER_SIGNATURE_ID ; 121381084694.170543325107988 ; -- ; -- ; -- ; ; COMPILER_SIGNATURE_ID ; 121381084694.170671205502908 ; -- ; -- ; -- ;
; MAX_CORE_JUNCTION_TEMP ; 85 ; -- ; -- ; -- ; ; MAX_CORE_JUNCTION_TEMP ; 85 ; -- ; -- ; -- ;
; MIN_CORE_JUNCTION_TEMP ; 0 ; -- ; -- ; -- ; ; MIN_CORE_JUNCTION_TEMP ; 0 ; -- ; -- ; -- ;
; NUM_PARALLEL_PROCESSORS ; 4 ; -- ; -- ; -- ; ; NUM_PARALLEL_PROCESSORS ; 4 ; -- ; -- ; -- ;
@ -85,11 +85,11 @@ https://fpgasoftware.intel.com/eula.
+----------------------+--------------+-------------------------+---------------------+------------------------------------+ +----------------------+--------------+-------------------------+---------------------+------------------------------------+
; Module Name ; Elapsed Time ; Average Processors Used ; Peak Virtual Memory ; Total CPU Time (on all processors) ; ; Module Name ; Elapsed Time ; Average Processors Used ; Peak Virtual Memory ; Total CPU Time (on all processors) ;
+----------------------+--------------+-------------------------+---------------------+------------------------------------+ +----------------------+--------------+-------------------------+---------------------+------------------------------------+
; Analysis & Synthesis ; 00:00:25 ; 1.0 ; 13116 MB ; 00:00:42 ; ; Analysis & Synthesis ; 00:00:37 ; 1.0 ; 13129 MB ; 00:00:51 ;
; Fitter ; 00:00:03 ; 1.0 ; 13751 MB ; 00:00:04 ; ; Fitter ; 00:00:05 ; 1.0 ; 13750 MB ; 00:00:04 ;
; Assembler ; 00:00:00 ; 1.0 ; 13071 MB ; 00:00:01 ; ; Assembler ; 00:00:01 ; 1.0 ; 13072 MB ; 00:00:01 ;
; Timing Analyzer ; 00:00:01 ; 1.0 ; 13072 MB ; 00:00:01 ; ; Timing Analyzer ; 00:00:01 ; 1.0 ; 13073 MB ; 00:00:02 ;
; Total ; 00:00:29 ; -- ; -- ; 00:00:48 ; ; Total ; 00:00:44 ; -- ; -- ; 00:00:58 ;
+----------------------+--------------+-------------------------+---------------------+------------------------------------+ +----------------------+--------------+-------------------------+---------------------+------------------------------------+

View File

@ -1,5 +1,5 @@
Analysis & Synthesis report for RAM2E Analysis & Synthesis report for RAM2E
Tue Jan 16 14:27:56 2024 Wed Jan 31 09:41:31 2024
Quartus Prime Version 19.1.0 Build 670 09/22/2019 Patches 0.02std SJ Lite Edition Quartus Prime Version 19.1.0 Build 670 09/22/2019 Patches 0.02std SJ Lite Edition
@ -46,7 +46,7 @@ https://fpgasoftware.intel.com/eula.
+-------------------------------------------------------------------------------------------+ +-------------------------------------------------------------------------------------------+
; Analysis & Synthesis Summary ; ; Analysis & Synthesis Summary ;
+-----------------------------+-------------------------------------------------------------+ +-----------------------------+-------------------------------------------------------------+
; Analysis & Synthesis Status ; Successful - Tue Jan 16 14:27:56 2024 ; ; Analysis & Synthesis Status ; Successful - Wed Jan 31 09:41:31 2024 ;
; Quartus Prime Version ; 19.1.0 Build 670 09/22/2019 Patches 0.02std SJ Lite Edition ; ; Quartus Prime Version ; 19.1.0 Build 670 09/22/2019 Patches 0.02std SJ Lite Edition ;
; Revision Name ; RAM2E ; ; Revision Name ; RAM2E ;
; Top-level Entity Name ; RAM2E ; ; Top-level Entity Name ; RAM2E ;
@ -169,9 +169,9 @@ https://fpgasoftware.intel.com/eula.
; -- Combinational with a register ; 93 ; ; -- Combinational with a register ; 93 ;
; ; ; ; ; ;
; Logic element usage by number of LUT inputs ; ; ; Logic element usage by number of LUT inputs ; ;
; -- 4 input functions ; 115 ; ; -- 4 input functions ; 116 ;
; -- 3 input functions ; 55 ; ; -- 3 input functions ; 53 ;
; -- 2 input functions ; 45 ; ; -- 2 input functions ; 46 ;
; -- 1 input functions ; 3 ; ; -- 1 input functions ; 3 ;
; -- 0 input functions ; 1 ; ; -- 0 input functions ; 1 ;
; ; ; ; ; ;
@ -199,8 +199,8 @@ https://fpgasoftware.intel.com/eula.
+--------------------------------------------------------------+-------------+--------------+------------+------+--------------+--------------+-------------------+------------------+-----------------+------------+-------------------------------------------------------------------------------------------+---------------------+--------------+ +--------------------------------------------------------------+-------------+--------------+------------+------+--------------+--------------+-------------------+------------------+-----------------+------------+-------------------------------------------------------------------------------------------+---------------------+--------------+
; Compilation Hierarchy Node ; Logic Cells ; LC Registers ; UFM Blocks ; Pins ; Virtual Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Carry Chain LCs ; Packed LCs ; Full Hierarchy Name ; Entity Name ; Library Name ; ; Compilation Hierarchy Node ; Logic Cells ; LC Registers ; UFM Blocks ; Pins ; Virtual Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Carry Chain LCs ; Packed LCs ; Full Hierarchy Name ; Entity Name ; Library Name ;
+--------------------------------------------------------------+-------------+--------------+------------+------+--------------+--------------+-------------------+------------------+-----------------+------------+-------------------------------------------------------------------------------------------+---------------------+--------------+ +--------------------------------------------------------------+-------------+--------------+------------+------+--------------+--------------+-------------------+------------------+-----------------+------------+-------------------------------------------------------------------------------------------+---------------------+--------------+
; |RAM2E ; 252 (192) ; 126 ; 1 ; 70 ; 0 ; 126 (98) ; 33 (25) ; 93 (69) ; 15 (15) ; 0 (0) ; |RAM2E ; RAM2E ; work ; ; |RAM2E ; 252 (191) ; 126 ; 1 ; 70 ; 0 ; 126 (97) ; 33 (25) ; 93 (69) ; 15 (15) ; 0 (0) ; |RAM2E ; RAM2E ; work ;
; |RAM2E_UFM:ram2e_ufm| ; 60 (60) ; 32 ; 1 ; 0 ; 0 ; 28 (28) ; 8 (8) ; 24 (24) ; 0 (0) ; 0 (0) ; |RAM2E|RAM2E_UFM:ram2e_ufm ; RAM2E_UFM ; work ; ; |RAM2E_UFM:ram2e_ufm| ; 61 (61) ; 32 ; 1 ; 0 ; 0 ; 29 (29) ; 8 (8) ; 24 (24) ; 0 (0) ; 0 (0) ; |RAM2E|RAM2E_UFM:ram2e_ufm ; RAM2E_UFM ; work ;
; |UFM:UFM_inst| ; 0 (0) ; 0 ; 1 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |RAM2E|RAM2E_UFM:ram2e_ufm|UFM:UFM_inst ; UFM ; work ; ; |UFM:UFM_inst| ; 0 (0) ; 0 ; 1 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |RAM2E|RAM2E_UFM:ram2e_ufm|UFM:UFM_inst ; UFM ; work ;
; |UFM_altufm_none_p8r:UFM_altufm_none_p8r_component| ; 0 (0) ; 0 ; 1 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |RAM2E|RAM2E_UFM:ram2e_ufm|UFM:UFM_inst|UFM_altufm_none_p8r:UFM_altufm_none_p8r_component ; UFM_altufm_none_p8r ; work ; ; |UFM_altufm_none_p8r:UFM_altufm_none_p8r_component| ; 0 (0) ; 0 ; 1 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |RAM2E|RAM2E_UFM:ram2e_ufm|UFM:UFM_inst|UFM_altufm_none_p8r:UFM_altufm_none_p8r_component ; UFM_altufm_none_p8r ; work ;
+--------------------------------------------------------------+-------------+--------------+------------+------+--------------+--------------+-------------------+------------------+-----------------+------------+-------------------------------------------------------------------------------------------+---------------------+--------------+ +--------------------------------------------------------------+-------------+--------------+------------+------+--------------+--------------+-------------------+------------------+-----------------+------------+-------------------------------------------------------------------------------------------+---------------------+--------------+
@ -282,7 +282,7 @@ Note: For table entries with two numbers listed, the numbers in parentheses indi
Info: ******************************************************************* Info: *******************************************************************
Info: Running Quartus Prime Analysis & Synthesis Info: Running Quartus Prime Analysis & Synthesis
Info: Version 19.1.0 Build 670 09/22/2019 Patches 0.02std SJ Lite Edition Info: Version 19.1.0 Build 670 09/22/2019 Patches 0.02std SJ Lite Edition
Info: Processing started: Tue Jan 16 14:27:31 2024 Info: Processing started: Wed Jan 31 09:40:54 2024
Info: Command: quartus_map --read_settings_files=on --write_settings_files=off RAM2E-MAXV -c RAM2E Info: Command: quartus_map --read_settings_files=on --write_settings_files=off RAM2E-MAXV -c RAM2E
Info (20032): Parallel compilation is enabled and will use up to 4 processors Info (20032): Parallel compilation is enabled and will use up to 4 processors
Info (12021): Found 1 design units, including 1 entities, in source file /repos/ram2e/cpld/ram2e.v Info (12021): Found 1 design units, including 1 entities, in source file /repos/ram2e/cpld/ram2e.v
@ -293,11 +293,11 @@ Info (12021): Found 2 design units, including 2 entities, in source file ufm.v
Info (12023): Found entity 1: UFM_altufm_none_p8r File: Y:/Repos/RAM2E/CPLD/MAXV/UFM.v Line: 47 Info (12023): Found entity 1: UFM_altufm_none_p8r File: Y:/Repos/RAM2E/CPLD/MAXV/UFM.v Line: 47
Info (12023): Found entity 2: UFM File: Y:/Repos/RAM2E/CPLD/MAXV/UFM.v Line: 166 Info (12023): Found entity 2: UFM File: Y:/Repos/RAM2E/CPLD/MAXV/UFM.v Line: 166
Info (12127): Elaborating entity "RAM2E" for the top level hierarchy Info (12127): Elaborating entity "RAM2E" for the top level hierarchy
Info (12128): Elaborating entity "RAM2E_UFM" for hierarchy "RAM2E_UFM:ram2e_ufm" File: Y:/Repos/RAM2E/CPLD/RAM2E.v Line: 138 Info (12128): Elaborating entity "RAM2E_UFM" for hierarchy "RAM2E_UFM:ram2e_ufm" File: Y:/Repos/RAM2E/CPLD/RAM2E.v Line: 137
Info (12128): Elaborating entity "UFM" for hierarchy "RAM2E_UFM:ram2e_ufm|UFM:UFM_inst" File: Y:/Repos/RAM2E/CPLD/UFM-MAX.v Line: 78 Info (12128): Elaborating entity "UFM" for hierarchy "RAM2E_UFM:ram2e_ufm|UFM:UFM_inst" File: Y:/Repos/RAM2E/CPLD/UFM-MAX.v Line: 78
Info (12128): Elaborating entity "UFM_altufm_none_p8r" for hierarchy "RAM2E_UFM:ram2e_ufm|UFM:UFM_inst|UFM_altufm_none_p8r:UFM_altufm_none_p8r_component" File: Y:/Repos/RAM2E/CPLD/MAXV/UFM.v Line: 217 Info (12128): Elaborating entity "UFM_altufm_none_p8r" for hierarchy "RAM2E_UFM:ram2e_ufm|UFM:UFM_inst|UFM_altufm_none_p8r:UFM_altufm_none_p8r_component" File: Y:/Repos/RAM2E/CPLD/MAXV/UFM.v Line: 217
Warning (13024): Output pins are stuck at VCC or GND Warning (13024): Output pins are stuck at VCC or GND
Warning (13410): Pin "nCSout" is stuck at GND File: Y:/Repos/RAM2E/CPLD/RAM2E.v Line: 77 Warning (13410): Pin "nCSout" is stuck at GND File: Y:/Repos/RAM2E/CPLD/RAM2E.v Line: 76
Warning (14632): Output pin "Dout[0]" driven by bidirectional pin "RD[0]" cannot be tri-stated File: Y:/Repos/RAM2E/CPLD/RAM2E.v Line: 50 Warning (14632): Output pin "Dout[0]" driven by bidirectional pin "RD[0]" cannot be tri-stated File: Y:/Repos/RAM2E/CPLD/RAM2E.v Line: 50
Warning (14632): Output pin "Dout[1]" driven by bidirectional pin "RD[1]" cannot be tri-stated File: Y:/Repos/RAM2E/CPLD/RAM2E.v Line: 50 Warning (14632): Output pin "Dout[1]" driven by bidirectional pin "RD[1]" cannot be tri-stated File: Y:/Repos/RAM2E/CPLD/RAM2E.v Line: 50
Warning (14632): Output pin "Dout[2]" driven by bidirectional pin "RD[2]" cannot be tri-stated File: Y:/Repos/RAM2E/CPLD/RAM2E.v Line: 50 Warning (14632): Output pin "Dout[2]" driven by bidirectional pin "RD[2]" cannot be tri-stated File: Y:/Repos/RAM2E/CPLD/RAM2E.v Line: 50
@ -316,10 +316,10 @@ Info (21057): Implemented 323 device resources after synthesis - the final resou
Info (21070): Implemented 1 User Flash Memory blocks Info (21070): Implemented 1 User Flash Memory blocks
Info (144001): Generated suppressed messages file Y:/Repos/RAM2E/CPLD/MAXV/output_files/RAM2E.map.smsg Info (144001): Generated suppressed messages file Y:/Repos/RAM2E/CPLD/MAXV/output_files/RAM2E.map.smsg
Info: Quartus Prime Analysis & Synthesis was successful. 0 errors, 12 warnings Info: Quartus Prime Analysis & Synthesis was successful. 0 errors, 12 warnings
Info: Peak virtual memory: 13116 megabytes Info: Peak virtual memory: 13129 megabytes
Info: Processing ended: Tue Jan 16 14:27:56 2024 Info: Processing ended: Wed Jan 31 09:41:31 2024
Info: Elapsed time: 00:00:25 Info: Elapsed time: 00:00:37
Info: Total CPU time (on all processors): 00:00:42 Info: Total CPU time (on all processors): 00:00:51
+------------------------------------------+ +------------------------------------------+

View File

@ -1,3 +1,3 @@
Warning (10273): Verilog HDL warning at RAM2E.v(74): extended using "x" or "z" File: Y:/Repos/RAM2E/CPLD/RAM2E.v Line: 74 Warning (10273): Verilog HDL warning at RAM2E.v(73): extended using "x" or "z" File: Y:/Repos/RAM2E/CPLD/RAM2E.v Line: 73
Warning (10463): Verilog HDL Declaration warning at UFM.v(73): "program" is SystemVerilog-2005 keyword File: Y:/Repos/RAM2E/CPLD/MAXV/UFM.v Line: 73 Warning (10463): Verilog HDL Declaration warning at UFM.v(73): "program" is SystemVerilog-2005 keyword File: Y:/Repos/RAM2E/CPLD/MAXV/UFM.v Line: 73
Warning (10463): Verilog HDL Declaration warning at UFM.v(189): "program" is SystemVerilog-2005 keyword File: Y:/Repos/RAM2E/CPLD/MAXV/UFM.v Line: 189 Warning (10463): Verilog HDL Declaration warning at UFM.v(189): "program" is SystemVerilog-2005 keyword File: Y:/Repos/RAM2E/CPLD/MAXV/UFM.v Line: 189

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@ -1,4 +1,4 @@
Analysis & Synthesis Status : Successful - Tue Jan 16 14:27:56 2024 Analysis & Synthesis Status : Successful - Wed Jan 31 09:41:31 2024
Quartus Prime Version : 19.1.0 Build 670 09/22/2019 Patches 0.02std SJ Lite Edition Quartus Prime Version : 19.1.0 Build 670 09/22/2019 Patches 0.02std SJ Lite Edition
Revision Name : RAM2E Revision Name : RAM2E
Top-level Entity Name : RAM2E Top-level Entity Name : RAM2E

Binary file not shown.

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@ -1,5 +1,5 @@
Timing Analyzer report for RAM2E Timing Analyzer report for RAM2E
Tue Jan 16 14:28:05 2024 Wed Jan 31 09:41:44 2024
Quartus Prime Version 19.1.0 Build 670 09/22/2019 Patches 0.02std SJ Lite Edition Quartus Prime Version 19.1.0 Build 670 09/22/2019 Patches 0.02std SJ Lite Edition
@ -20,8 +20,8 @@ Quartus Prime Version 19.1.0 Build 670 09/22/2019 Patches 0.02std SJ Lite Editio
12. Setup: 'ram2e_ufm|DRCLK|regout' 12. Setup: 'ram2e_ufm|DRCLK|regout'
13. Setup: 'ram2e_ufm|ARCLK|regout' 13. Setup: 'ram2e_ufm|ARCLK|regout'
14. Setup: 'C14M' 14. Setup: 'C14M'
15. Hold: 'ram2e_ufm|DRCLK|regout' 15. Hold: 'ram2e_ufm|ARCLK|regout'
16. Hold: 'ram2e_ufm|ARCLK|regout' 16. Hold: 'ram2e_ufm|DRCLK|regout'
17. Hold: 'C14M' 17. Hold: 'C14M'
18. Setup Transfers 18. Setup Transfers
19. Hold Transfers 19. Hold Transfers
@ -93,8 +93,8 @@ https://fpgasoftware.intel.com/eula.
+------------------+--------+--------------------------+ +------------------+--------+--------------------------+
; SDC File Path ; Status ; Read at ; ; SDC File Path ; Status ; Read at ;
+------------------+--------+--------------------------+ +------------------+--------+--------------------------+
; ../RAM2E.sdc ; OK ; Tue Jan 16 14:28:05 2024 ; ; ../RAM2E-MAX.sdc ; OK ; Wed Jan 31 09:41:43 2024 ;
; ../RAM2E-MAX.sdc ; OK ; Tue Jan 16 14:28:05 2024 ; ; ../RAM2E.sdc ; OK ; Wed Jan 31 09:41:43 2024 ;
+------------------+--------+--------------------------+ +------------------+--------+--------------------------+
@ -116,7 +116,7 @@ https://fpgasoftware.intel.com/eula.
+-----------+-----------------+------------------------+------+ +-----------+-----------------+------------------------+------+
; 10.0 MHz ; 10.0 MHz ; ram2e_ufm|ARCLK|regout ; ; ; 10.0 MHz ; 10.0 MHz ; ram2e_ufm|ARCLK|regout ; ;
; 10.0 MHz ; 10.0 MHz ; ram2e_ufm|DRCLK|regout ; ; ; 10.0 MHz ; 10.0 MHz ; ram2e_ufm|DRCLK|regout ; ;
; 27.62 MHz ; 27.62 MHz ; C14M ; ; ; 27.75 MHz ; 27.75 MHz ; C14M ; ;
+-----------+-----------------+------------------------+------+ +-----------+-----------------+------------------------+------+
This panel reports FMAX for every clock in the design, regardless of the user-specified clock periods. FMAX is only computed for paths where the source and destination registers or ports are driven by the same clock. Paths of different clocks, including generated clocks, are ignored. For paths between a clock and its inversion, FMAX is computed as if the rising and falling edges are scaled along with FMAX, such that the duty cycle (in terms of a percentage) is maintained. Altera recommends that you always use clock constraints and other slack reports for sign-off analysis. This panel reports FMAX for every clock in the design, regardless of the user-specified clock periods. FMAX is only computed for paths where the source and destination registers or ports are driven by the same clock. Paths of different clocks, including generated clocks, are ignored. For paths between a clock and its inversion, FMAX is computed as if the rising and falling edges are scaled along with FMAX, such that the duty cycle (in terms of a percentage) is maintained. Altera recommends that you always use clock constraints and other slack reports for sign-off analysis.
@ -126,9 +126,9 @@ This panel reports FMAX for every clock in the design, regardless of the user-sp
+------------------------+---------+---------------+ +------------------------+---------+---------------+
; Clock ; Slack ; End Point TNS ; ; Clock ; Slack ; End Point TNS ;
+------------------------+---------+---------------+ +------------------------+---------+---------------+
; ram2e_ufm|DRCLK|regout ; -25.457 ; -25.457 ; ; ram2e_ufm|DRCLK|regout ; -25.469 ; -25.469 ;
; ram2e_ufm|ARCLK|regout ; -25.439 ; -25.439 ; ; ram2e_ufm|ARCLK|regout ; -25.439 ; -25.439 ;
; C14M ; -17.639 ; -171.643 ; ; C14M ; -18.223 ; -201.658 ;
+------------------------+---------+---------------+ +------------------------+---------+---------------+
@ -137,9 +137,9 @@ This panel reports FMAX for every clock in the design, regardless of the user-sp
+------------------------+---------+---------------+ +------------------------+---------+---------------+
; Clock ; Slack ; End Point TNS ; ; Clock ; Slack ; End Point TNS ;
+------------------------+---------+---------------+ +------------------------+---------+---------------+
; ram2e_ufm|DRCLK|regout ; -14.583 ; -14.583 ;
; ram2e_ufm|ARCLK|regout ; -14.560 ; -14.560 ; ; ram2e_ufm|ARCLK|regout ; -14.560 ; -14.560 ;
; C14M ; 2.730 ; 0.000 ; ; ram2e_ufm|DRCLK|regout ; -14.560 ; -14.560 ;
; C14M ; 3.156 ; 0.000 ;
+------------------------+---------+---------------+ +------------------------+---------+---------------+
@ -171,8 +171,8 @@ No paths to report.
+---------+-----------------------------------------------------------------------------------------------------------------+-----------------------------------------------------------------------------------------------------------------+------------------------+------------------------+--------------+------------+------------+ +---------+-----------------------------------------------------------------------------------------------------------------+-----------------------------------------------------------------------------------------------------------------+------------------------+------------------------+--------------+------------+------------+
; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ; ; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
+---------+-----------------------------------------------------------------------------------------------------------------+-----------------------------------------------------------------------------------------------------------------+------------------------+------------------------+--------------+------------+------------+ +---------+-----------------------------------------------------------------------------------------------------------------+-----------------------------------------------------------------------------------------------------------------+------------------------+------------------------+--------------+------------+------------+
; -25.457 ; RAM2E_UFM:ram2e_ufm|DRDIn ; RAM2E_UFM:ram2e_ufm|UFM:UFM_inst|UFM_altufm_none_p8r:UFM_altufm_none_p8r_component|wire_maxii_ufm_block1_drdout ; C14M ; ram2e_ufm|DRCLK|regout ; 0.001 ; -0.912 ; 4.546 ; ; -25.469 ; RAM2E_UFM:ram2e_ufm|DRShift ; RAM2E_UFM:ram2e_ufm|UFM:UFM_inst|UFM_altufm_none_p8r:UFM_altufm_none_p8r_component|wire_maxii_ufm_block1_drdout ; C14M ; ram2e_ufm|DRCLK|regout ; 0.001 ; -2.477 ; 2.993 ;
; -25.416 ; RAM2E_UFM:ram2e_ufm|DRShift ; RAM2E_UFM:ram2e_ufm|UFM:UFM_inst|UFM_altufm_none_p8r:UFM_altufm_none_p8r_component|wire_maxii_ufm_block1_drdout ; C14M ; ram2e_ufm|DRCLK|regout ; 0.001 ; -0.912 ; 4.505 ; ; -25.439 ; RAM2E_UFM:ram2e_ufm|DRDIn ; RAM2E_UFM:ram2e_ufm|UFM:UFM_inst|UFM_altufm_none_p8r:UFM_altufm_none_p8r_component|wire_maxii_ufm_block1_drdout ; C14M ; ram2e_ufm|DRCLK|regout ; 0.001 ; -2.477 ; 2.963 ;
; 100.000 ; RAM2E_UFM:ram2e_ufm|UFM:UFM_inst|UFM_altufm_none_p8r:UFM_altufm_none_p8r_component|wire_maxii_ufm_block1_drdout ; RAM2E_UFM:ram2e_ufm|UFM:UFM_inst|UFM_altufm_none_p8r:UFM_altufm_none_p8r_component|wire_maxii_ufm_block1_drdout ; ram2e_ufm|DRCLK|regout ; ram2e_ufm|DRCLK|regout ; 200.000 ; 0.000 ; 80.000 ; ; 100.000 ; RAM2E_UFM:ram2e_ufm|UFM:UFM_inst|UFM_altufm_none_p8r:UFM_altufm_none_p8r_component|wire_maxii_ufm_block1_drdout ; RAM2E_UFM:ram2e_ufm|UFM:UFM_inst|UFM_altufm_none_p8r:UFM_altufm_none_p8r_component|wire_maxii_ufm_block1_drdout ; ram2e_ufm|DRCLK|regout ; ram2e_ufm|DRCLK|regout ; 200.000 ; 0.000 ; 80.000 ;
+---------+-----------------------------------------------------------------------------------------------------------------+-----------------------------------------------------------------------------------------------------------------+------------------------+------------------------+--------------+------------+------------+ +---------+-----------------------------------------------------------------------------------------------------------------+-----------------------------------------------------------------------------------------------------------------+------------------------+------------------------+--------------+------------+------------+
@ -182,7 +182,7 @@ No paths to report.
+---------+-----------------------------------------------------------------------------------------------------------------------------+-----------------------------------------------------------------------------------------------------------------------------+------------------------+------------------------+--------------+------------+------------+ +---------+-----------------------------------------------------------------------------------------------------------------------------+-----------------------------------------------------------------------------------------------------------------------------+------------------------+------------------------+--------------+------------+------------+
; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ; ; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
+---------+-----------------------------------------------------------------------------------------------------------------------------+-----------------------------------------------------------------------------------------------------------------------------+------------------------+------------------------+--------------+------------+------------+ +---------+-----------------------------------------------------------------------------------------------------------------------------+-----------------------------------------------------------------------------------------------------------------------------+------------------------+------------------------+--------------+------------+------------+
; -25.439 ; RAM2E_UFM:ram2e_ufm|ARShift ; RAM2E_UFM:ram2e_ufm|UFM:UFM_inst|UFM_altufm_none_p8r:UFM_altufm_none_p8r_component|maxii_ufm_block1~OBSERVABLEADDRESSREGOUT ; C14M ; ram2e_ufm|ARCLK|regout ; 0.001 ; -0.958 ; 4.482 ; ; -25.439 ; RAM2E_UFM:ram2e_ufm|ARShift ; RAM2E_UFM:ram2e_ufm|UFM:UFM_inst|UFM_altufm_none_p8r:UFM_altufm_none_p8r_component|maxii_ufm_block1~OBSERVABLEADDRESSREGOUT ; C14M ; ram2e_ufm|ARCLK|regout ; 0.001 ; -2.477 ; 2.963 ;
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+---------+-----------------------------------------------------------------------------------------------------------------------------+-----------------------------------------------------------------------------------------------------------------------------+------------------------+------------------------+--------------+------------+------------+ +---------+-----------------------------------------------------------------------------------------------------------------------------+-----------------------------------------------------------------------------------------------------------------------------+------------------------+------------------------+--------------+------------+------------+
@ -192,235 +192,235 @@ No paths to report.
+---------+-----------------------------------------------------------------------------------------------------------------+---------------------------------+------------------------+-------------+--------------+------------+------------+ +---------+-----------------------------------------------------------------------------------------------------------------+---------------------------------+------------------------+-------------+--------------+------------+------------+
; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ; ; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
+---------+-----------------------------------------------------------------------------------------------------------------+---------------------------------+------------------------+-------------+--------------+------------+------------+ +---------+-----------------------------------------------------------------------------------------------------------------+---------------------------------+------------------------+-------------+--------------+------------+------------+
; -17.639 ; RAM2E_UFM:ram2e_ufm|UFM:UFM_inst|UFM_altufm_none_p8r:UFM_altufm_none_p8r_component|wire_maxii_ufm_block1_drdout ; RAM2E_UFM:ram2e_ufm|UFMReqErase ; ram2e_ufm|DRCLK|regout ; C14M ; 0.001 ; 0.912 ; 18.231 ; ; -18.223 ; RAM2E_UFM:ram2e_ufm|UFM:UFM_inst|UFM_altufm_none_p8r:UFM_altufm_none_p8r_component|wire_maxii_ufm_block1_drdout ; RAM2E_UFM:ram2e_ufm|RWMask[5] ; ram2e_ufm|DRCLK|regout ; C14M ; 0.001 ; 2.477 ; 20.380 ;
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; 21.993 ; S[3] ; Vout[4]~reg0 ; C14M ; C14M ; 34.920 ; 0.000 ; 12.606 ; ; 23.933 ; S[3] ; VOE ; C14M ; C14M ; 34.920 ; 0.000 ; 10.666 ;
; 26.069 ; S[3] ; RAT ; C14M ; C14M ; 34.920 ; 0.000 ; 8.530 ; ; 24.168 ; S[0] ; VOE ; C14M ; C14M ; 34.920 ; 0.000 ; 10.431 ;
; 26.118 ; S[2] ; RAT ; C14M ; C14M ; 34.920 ; 0.000 ; 8.481 ; ; 25.342 ; S[1] ; VOE ; C14M ; C14M ; 34.920 ; 0.000 ; 9.257 ;
; 28.496 ; RA[4] ; RAr[4] ; C14M ; C14M ; 34.920 ; 0.000 ; 6.103 ; ; 25.631 ; S[2] ; RAT ; C14M ; C14M ; 34.920 ; 0.000 ; 8.968 ;
; 28.497 ; CKE ; CKEout~reg0 ; C14M ; C14M ; 34.920 ; 0.000 ; 6.102 ; ; 27.763 ; S[3] ; RAT ; C14M ; C14M ; 34.920 ; 0.000 ; 6.836 ;
; 28.552 ; RA[10] ; RAr[10] ; C14M ; C14M ; 34.920 ; 0.000 ; 6.047 ; ; 28.027 ; RA[8] ; RAr[8] ; C14M ; C14M ; 34.920 ; 0.000 ; 6.572 ;
; 28.590 ; RA[9] ; RAr[9] ; C14M ; C14M ; 34.920 ; 0.000 ; 6.009 ; ; 28.362 ; RA[11] ; RAr[11] ; C14M ; C14M ; 34.920 ; 0.000 ; 6.237 ;
; 30.057 ; RA[11] ; RAr[11] ; C14M ; C14M ; 34.920 ; 0.000 ; 4.542 ; ; 28.707 ; nCAS ; nCASout~reg0 ; C14M ; C14M ; 34.920 ; 0.000 ; 5.892 ;
; 30.106 ; nRAS ; nRASout~reg0 ; C14M ; C14M ; 34.920 ; 0.000 ; 4.493 ; ; 29.373 ; S[0] ; RAT ; C14M ; C14M ; 34.920 ; 0.000 ; 5.226 ;
; 30.124 ; RA[8] ; RAr[8] ; C14M ; C14M ; 34.920 ; 0.000 ; 4.475 ; ; 29.587 ; S[1] ; RAT ; C14M ; C14M ; 34.920 ; 0.000 ; 5.012 ;
; 30.337 ; RA[0] ; RAr[0] ; C14M ; C14M ; 34.920 ; 0.000 ; 4.262 ; ; 30.153 ; nRWE ; nRWEout~reg0 ; C14M ; C14M ; 34.920 ; 0.000 ; 4.446 ;
; 30.381 ; RA[6] ; RAr[6] ; C14M ; C14M ; 34.920 ; 0.000 ; 4.218 ; ; 30.163 ; nRAS ; nRASout~reg0 ; C14M ; C14M ; 34.920 ; 0.000 ; 4.436 ;
; 30.386 ; nRWE ; nRWEout~reg0 ; C14M ; C14M ; 34.920 ; 0.000 ; 4.213 ; ; 30.336 ; RA[6] ; RAr[6] ; C14M ; C14M ; 34.920 ; 0.000 ; 4.263 ;
; 30.391 ; nCAS ; nCASout~reg0 ; C14M ; C14M ; 34.920 ; 0.000 ; 4.208 ; ; 30.364 ; RA[2] ; RAr[2] ; C14M ; C14M ; 34.920 ; 0.000 ; 4.235 ;
; 31.414 ; RA[1] ; RAr[1] ; C14M ; C14M ; 34.920 ; 0.000 ; 3.185 ; ; 30.410 ; RA[9] ; RAr[9] ; C14M ; C14M ; 34.920 ; 0.000 ; 4.189 ;
; 31.415 ; RA[7] ; RAr[7] ; C14M ; C14M ; 34.920 ; 0.000 ; 3.184 ; ; 30.411 ; CKE ; CKEout~reg0 ; C14M ; C14M ; 34.920 ; 0.000 ; 4.188 ;
; 31.443 ; RA[2] ; RAr[2] ; C14M ; C14M ; 34.920 ; 0.000 ; 3.156 ; ; 30.417 ; RA[10] ; RAr[10] ; C14M ; C14M ; 34.920 ; 0.000 ; 4.182 ;
; 31.443 ; RA[0] ; RAr[0] ; C14M ; C14M ; 34.920 ; 0.000 ; 3.156 ;
; 31.443 ; RA[3] ; RAr[3] ; C14M ; C14M ; 34.920 ; 0.000 ; 3.156 ; ; 31.443 ; RA[3] ; RAr[3] ; C14M ; C14M ; 34.920 ; 0.000 ; 3.156 ;
; 31.453 ; RA[5] ; RAr[5] ; C14M ; C14M ; 34.920 ; 0.000 ; 3.146 ; ; 31.443 ; RA[4] ; RAr[4] ; C14M ; C14M ; 34.920 ; 0.000 ; 3.156 ;
; 34.230 ; S[0] ; RAM2E_UFM:ram2e_ufm|RWMask[0] ; C14M ; C14M ; 69.841 ; 0.000 ; 35.290 ; ; 31.444 ; RA[1] ; RAr[1] ; C14M ; C14M ; 34.920 ; 0.000 ; 3.155 ;
; 34.657 ; S[0] ; RAM2E_UFM:ram2e_ufm|UFMInitDone ; C14M ; C14M ; 69.841 ; 0.000 ; 34.863 ; ; 31.444 ; RA[7] ; RAr[7] ; C14M ; C14M ; 34.920 ; 0.000 ; 3.155 ;
; 35.260 ; S[1] ; RAM2E_UFM:ram2e_ufm|UFMInitDone ; C14M ; C14M ; 69.841 ; 0.000 ; 34.260 ; ; 31.452 ; RA[5] ; RAr[5] ; C14M ; C14M ; 34.920 ; 0.000 ; 3.147 ;
; 35.431 ; S[0] ; RAM2E_UFM:ram2e_ufm|RWMask[5] ; C14M ; C14M ; 69.841 ; 0.000 ; 34.089 ; ; 33.825 ; S[2] ; RAM2E_UFM:ram2e_ufm|UFMD[11] ; C14M ; C14M ; 69.841 ; 0.000 ; 35.695 ;
; 35.431 ; S[0] ; RAM2E_UFM:ram2e_ufm|RWMask[6] ; C14M ; C14M ; 69.841 ; 0.000 ; 34.089 ; ; 33.825 ; S[2] ; RAM2E_UFM:ram2e_ufm|UFMD[10] ; C14M ; C14M ; 69.841 ; 0.000 ; 35.695 ;
; 35.431 ; S[0] ; RAM2E_UFM:ram2e_ufm|RWMask[1] ; C14M ; C14M ; 69.841 ; 0.000 ; 34.089 ; ; 33.825 ; S[2] ; RAM2E_UFM:ram2e_ufm|UFMD[9] ; C14M ; C14M ; 69.841 ; 0.000 ; 35.695 ;
; 35.431 ; S[0] ; RAM2E_UFM:ram2e_ufm|RWMask[7] ; C14M ; C14M ; 69.841 ; 0.000 ; 34.089 ; ; 33.825 ; S[2] ; RAM2E_UFM:ram2e_ufm|UFMD[8] ; C14M ; C14M ; 69.841 ; 0.000 ; 35.695 ;
; 35.431 ; S[0] ; RAM2E_UFM:ram2e_ufm|RWMask[2] ; C14M ; C14M ; 69.841 ; 0.000 ; 34.089 ; ; 33.825 ; S[2] ; RAM2E_UFM:ram2e_ufm|UFMD[13] ; C14M ; C14M ; 69.841 ; 0.000 ; 35.695 ;
; 35.431 ; S[0] ; RAM2E_UFM:ram2e_ufm|RWMask[3] ; C14M ; C14M ; 69.841 ; 0.000 ; 34.089 ; ; 33.825 ; S[2] ; RAM2E_UFM:ram2e_ufm|UFMD[14] ; C14M ; C14M ; 69.841 ; 0.000 ; 35.695 ;
; 35.431 ; S[0] ; RAM2E_UFM:ram2e_ufm|RWMask[4] ; C14M ; C14M ; 69.841 ; 0.000 ; 34.089 ; ; 33.825 ; S[2] ; RAM2E_UFM:ram2e_ufm|UFMD[15] ; C14M ; C14M ; 69.841 ; 0.000 ; 35.695 ;
; 36.333 ; S[0] ; RAM2E_UFM:ram2e_ufm|UFMReqErase ; C14M ; C14M ; 69.841 ; 0.000 ; 33.187 ; ; 33.825 ; S[2] ; RAM2E_UFM:ram2e_ufm|UFMD[12] ; C14M ; C14M ; 69.841 ; 0.000 ; 35.695 ;
; 36.936 ; S[1] ; RAM2E_UFM:ram2e_ufm|UFMReqErase ; C14M ; C14M ; 69.841 ; 0.000 ; 32.584 ; ; 35.938 ; S[3] ; RAM2E_UFM:ram2e_ufm|UFMD[11] ; C14M ; C14M ; 69.841 ; 0.000 ; 33.582 ;
; 37.042 ; S[1] ; RAM2E_UFM:ram2e_ufm|RWMask[0] ; C14M ; C14M ; 69.841 ; 0.000 ; 32.478 ; ; 35.938 ; S[3] ; RAM2E_UFM:ram2e_ufm|UFMD[10] ; C14M ; C14M ; 69.841 ; 0.000 ; 33.582 ;
; 37.390 ; S[0] ; RAM2E_UFM:ram2e_ufm|CmdPrgmMAX ; C14M ; C14M ; 69.841 ; 0.000 ; 32.130 ; ; 35.938 ; S[3] ; RAM2E_UFM:ram2e_ufm|UFMD[9] ; C14M ; C14M ; 69.841 ; 0.000 ; 33.582 ;
; 37.395 ; S[0] ; RAM2E_UFM:ram2e_ufm|CmdEraseMAX ; C14M ; C14M ; 69.841 ; 0.000 ; 32.125 ; ; 35.938 ; S[3] ; RAM2E_UFM:ram2e_ufm|UFMD[8] ; C14M ; C14M ; 69.841 ; 0.000 ; 33.582 ;
; 37.408 ; FS[1] ; RAM2E_UFM:ram2e_ufm|UFMInitDone ; C14M ; C14M ; 69.841 ; 0.000 ; 32.112 ; ; 35.938 ; S[3] ; RAM2E_UFM:ram2e_ufm|UFMD[13] ; C14M ; C14M ; 69.841 ; 0.000 ; 33.582 ;
; 37.689 ; S[0] ; RAM2E_UFM:ram2e_ufm|UFMD[11] ; C14M ; C14M ; 69.841 ; 0.000 ; 31.831 ; ; 35.938 ; S[3] ; RAM2E_UFM:ram2e_ufm|UFMD[14] ; C14M ; C14M ; 69.841 ; 0.000 ; 33.582 ;
; 37.689 ; S[0] ; RAM2E_UFM:ram2e_ufm|UFMD[10] ; C14M ; C14M ; 69.841 ; 0.000 ; 31.831 ; ; 35.938 ; S[3] ; RAM2E_UFM:ram2e_ufm|UFMD[15] ; C14M ; C14M ; 69.841 ; 0.000 ; 33.582 ;
; 37.689 ; S[0] ; RAM2E_UFM:ram2e_ufm|UFMD[9] ; C14M ; C14M ; 69.841 ; 0.000 ; 31.831 ; ; 35.938 ; S[3] ; RAM2E_UFM:ram2e_ufm|UFMD[12] ; C14M ; C14M ; 69.841 ; 0.000 ; 33.582 ;
; 37.689 ; S[0] ; RAM2E_UFM:ram2e_ufm|UFMD[8] ; C14M ; C14M ; 69.841 ; 0.000 ; 31.831 ; ; 36.829 ; S[2] ; RAM2E_UFM:ram2e_ufm|RWMask[5] ; C14M ; C14M ; 69.841 ; 0.000 ; 32.691 ;
; 37.689 ; S[0] ; RAM2E_UFM:ram2e_ufm|UFMD[13] ; C14M ; C14M ; 69.841 ; 0.000 ; 31.831 ; ; 36.829 ; S[2] ; RAM2E_UFM:ram2e_ufm|RWMask[6] ; C14M ; C14M ; 69.841 ; 0.000 ; 32.691 ;
; 37.689 ; S[0] ; RAM2E_UFM:ram2e_ufm|UFMD[14] ; C14M ; C14M ; 69.841 ; 0.000 ; 31.831 ; ; 36.829 ; S[2] ; RAM2E_UFM:ram2e_ufm|RWMask[0] ; C14M ; C14M ; 69.841 ; 0.000 ; 32.691 ;
; 37.689 ; S[0] ; RAM2E_UFM:ram2e_ufm|UFMD[15] ; C14M ; C14M ; 69.841 ; 0.000 ; 31.831 ; ; 36.829 ; S[2] ; RAM2E_UFM:ram2e_ufm|RWMask[1] ; C14M ; C14M ; 69.841 ; 0.000 ; 32.691 ;
; 37.689 ; S[0] ; RAM2E_UFM:ram2e_ufm|UFMD[12] ; C14M ; C14M ; 69.841 ; 0.000 ; 31.831 ; ; 36.829 ; S[2] ; RAM2E_UFM:ram2e_ufm|RWMask[7] ; C14M ; C14M ; 69.841 ; 0.000 ; 32.691 ;
; 37.794 ; S[3] ; RAM2E_UFM:ram2e_ufm|RWMask[0] ; C14M ; C14M ; 69.841 ; 0.000 ; 31.726 ; ; 36.829 ; S[2] ; RAM2E_UFM:ram2e_ufm|RWMask[2] ; C14M ; C14M ; 69.841 ; 0.000 ; 32.691 ;
; 38.141 ; FS[2] ; RAM2E_UFM:ram2e_ufm|UFMInitDone ; C14M ; C14M ; 69.841 ; 0.000 ; 31.379 ; ; 36.829 ; S[2] ; RAM2E_UFM:ram2e_ufm|RWMask[3] ; C14M ; C14M ; 69.841 ; 0.000 ; 32.691 ;
; 38.243 ; S[1] ; RAM2E_UFM:ram2e_ufm|RWMask[5] ; C14M ; C14M ; 69.841 ; 0.000 ; 31.277 ; ; 36.829 ; S[2] ; RAM2E_UFM:ram2e_ufm|RWMask[4] ; C14M ; C14M ; 69.841 ; 0.000 ; 32.691 ;
; 38.243 ; S[1] ; RAM2E_UFM:ram2e_ufm|RWMask[6] ; C14M ; C14M ; 69.841 ; 0.000 ; 31.277 ; ; 36.851 ; S[2] ; RAM2E_UFM:ram2e_ufm|DRCLK ; C14M ; C14M ; 69.841 ; 0.000 ; 32.669 ;
; 38.243 ; S[1] ; RAM2E_UFM:ram2e_ufm|RWMask[1] ; C14M ; C14M ; 69.841 ; 0.000 ; 31.277 ; ; 36.947 ; S[0] ; RAM2E_UFM:ram2e_ufm|UFMD[11] ; C14M ; C14M ; 69.841 ; 0.000 ; 32.573 ;
; 38.243 ; S[1] ; RAM2E_UFM:ram2e_ufm|RWMask[7] ; C14M ; C14M ; 69.841 ; 0.000 ; 31.277 ; ; 36.947 ; S[0] ; RAM2E_UFM:ram2e_ufm|UFMD[10] ; C14M ; C14M ; 69.841 ; 0.000 ; 32.573 ;
; 38.243 ; S[1] ; RAM2E_UFM:ram2e_ufm|RWMask[2] ; C14M ; C14M ; 69.841 ; 0.000 ; 31.277 ; ; 36.947 ; S[0] ; RAM2E_UFM:ram2e_ufm|UFMD[9] ; C14M ; C14M ; 69.841 ; 0.000 ; 32.573 ;
; 38.243 ; S[1] ; RAM2E_UFM:ram2e_ufm|RWMask[3] ; C14M ; C14M ; 69.841 ; 0.000 ; 31.277 ; ; 36.947 ; S[0] ; RAM2E_UFM:ram2e_ufm|UFMD[8] ; C14M ; C14M ; 69.841 ; 0.000 ; 32.573 ;
; 38.243 ; S[1] ; RAM2E_UFM:ram2e_ufm|RWMask[4] ; C14M ; C14M ; 69.841 ; 0.000 ; 31.277 ; ; 36.947 ; S[0] ; RAM2E_UFM:ram2e_ufm|UFMD[13] ; C14M ; C14M ; 69.841 ; 0.000 ; 32.573 ;
; 38.292 ; S[1] ; RAM2E_UFM:ram2e_ufm|UFMD[11] ; C14M ; C14M ; 69.841 ; 0.000 ; 31.228 ; ; 36.947 ; S[0] ; RAM2E_UFM:ram2e_ufm|UFMD[14] ; C14M ; C14M ; 69.841 ; 0.000 ; 32.573 ;
; 38.292 ; S[1] ; RAM2E_UFM:ram2e_ufm|UFMD[10] ; C14M ; C14M ; 69.841 ; 0.000 ; 31.228 ; ; 36.947 ; S[0] ; RAM2E_UFM:ram2e_ufm|UFMD[15] ; C14M ; C14M ; 69.841 ; 0.000 ; 32.573 ;
; 38.292 ; S[1] ; RAM2E_UFM:ram2e_ufm|UFMD[9] ; C14M ; C14M ; 69.841 ; 0.000 ; 31.228 ;
+---------+-----------------------------------------------------------------------------------------------------------------+---------------------------------+------------------------+-------------+--------------+------------+------------+ +---------+-----------------------------------------------------------------------------------------------------------------+---------------------------------+------------------------+-------------+--------------+------------+------------+
+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Hold: 'ram2e_ufm|DRCLK|regout' ;
+---------+-----------------------------------------------------------------------------------------------------------------+-----------------------------------------------------------------------------------------------------------------+------------------------+------------------------+--------------+------------+------------+
; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
+---------+-----------------------------------------------------------------------------------------------------------------+-----------------------------------------------------------------------------------------------------------------+------------------------+------------------------+--------------+------------+------------+
; -14.583 ; RAM2E_UFM:ram2e_ufm|DRShift ; RAM2E_UFM:ram2e_ufm|UFM:UFM_inst|UFM_altufm_none_p8r:UFM_altufm_none_p8r_component|wire_maxii_ufm_block1_drdout ; C14M ; ram2e_ufm|DRCLK|regout ; 0.000 ; -0.912 ; 4.505 ;
; -14.542 ; RAM2E_UFM:ram2e_ufm|DRDIn ; RAM2E_UFM:ram2e_ufm|UFM:UFM_inst|UFM_altufm_none_p8r:UFM_altufm_none_p8r_component|wire_maxii_ufm_block1_drdout ; C14M ; ram2e_ufm|DRCLK|regout ; 0.000 ; -0.912 ; 4.546 ;
; 60.000 ; RAM2E_UFM:ram2e_ufm|UFM:UFM_inst|UFM_altufm_none_p8r:UFM_altufm_none_p8r_component|wire_maxii_ufm_block1_drdout ; RAM2E_UFM:ram2e_ufm|UFM:UFM_inst|UFM_altufm_none_p8r:UFM_altufm_none_p8r_component|wire_maxii_ufm_block1_drdout ; ram2e_ufm|DRCLK|regout ; ram2e_ufm|DRCLK|regout ; 0.000 ; 0.000 ; 80.000 ;
+---------+-----------------------------------------------------------------------------------------------------------------+-----------------------------------------------------------------------------------------------------------------+------------------------+------------------------+--------------+------------+------------+
+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ +----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Hold: 'ram2e_ufm|ARCLK|regout' ; ; Hold: 'ram2e_ufm|ARCLK|regout' ;
+---------+-----------------------------------------------------------------------------------------------------------------------------+-----------------------------------------------------------------------------------------------------------------------------+------------------------+------------------------+--------------+------------+------------+ +---------+-----------------------------------------------------------------------------------------------------------------------------+-----------------------------------------------------------------------------------------------------------------------------+------------------------+------------------------+--------------+------------+------------+
; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ; ; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
+---------+-----------------------------------------------------------------------------------------------------------------------------+-----------------------------------------------------------------------------------------------------------------------------+------------------------+------------------------+--------------+------------+------------+ +---------+-----------------------------------------------------------------------------------------------------------------------------+-----------------------------------------------------------------------------------------------------------------------------+------------------------+------------------------+--------------+------------+------------+
; -14.560 ; RAM2E_UFM:ram2e_ufm|ARShift ; RAM2E_UFM:ram2e_ufm|UFM:UFM_inst|UFM_altufm_none_p8r:UFM_altufm_none_p8r_component|maxii_ufm_block1~OBSERVABLEADDRESSREGOUT ; C14M ; ram2e_ufm|ARCLK|regout ; 0.000 ; -0.958 ; 4.482 ; ; -14.560 ; RAM2E_UFM:ram2e_ufm|ARShift ; RAM2E_UFM:ram2e_ufm|UFM:UFM_inst|UFM_altufm_none_p8r:UFM_altufm_none_p8r_component|maxii_ufm_block1~OBSERVABLEADDRESSREGOUT ; C14M ; ram2e_ufm|ARCLK|regout ; 0.000 ; -2.477 ; 2.963 ;
; 60.000 ; RAM2E_UFM:ram2e_ufm|UFM:UFM_inst|UFM_altufm_none_p8r:UFM_altufm_none_p8r_component|maxii_ufm_block1~OBSERVABLEADDRESSREGOUT ; RAM2E_UFM:ram2e_ufm|UFM:UFM_inst|UFM_altufm_none_p8r:UFM_altufm_none_p8r_component|maxii_ufm_block1~OBSERVABLEADDRESSREGOUT ; ram2e_ufm|ARCLK|regout ; ram2e_ufm|ARCLK|regout ; 0.000 ; 0.000 ; 80.000 ; ; 60.000 ; RAM2E_UFM:ram2e_ufm|UFM:UFM_inst|UFM_altufm_none_p8r:UFM_altufm_none_p8r_component|maxii_ufm_block1~OBSERVABLEADDRESSREGOUT ; RAM2E_UFM:ram2e_ufm|UFM:UFM_inst|UFM_altufm_none_p8r:UFM_altufm_none_p8r_component|maxii_ufm_block1~OBSERVABLEADDRESSREGOUT ; ram2e_ufm|ARCLK|regout ; ram2e_ufm|ARCLK|regout ; 0.000 ; 0.000 ; 80.000 ;
+---------+-----------------------------------------------------------------------------------------------------------------------------+-----------------------------------------------------------------------------------------------------------------------------+------------------------+------------------------+--------------+------------+------------+ +---------+-----------------------------------------------------------------------------------------------------------------------------+-----------------------------------------------------------------------------------------------------------------------------+------------------------+------------------------+--------------+------------+------------+
+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Hold: 'ram2e_ufm|DRCLK|regout' ;
+---------+-----------------------------------------------------------------------------------------------------------------+-----------------------------------------------------------------------------------------------------------------+------------------------+------------------------+--------------+------------+------------+
; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
+---------+-----------------------------------------------------------------------------------------------------------------+-----------------------------------------------------------------------------------------------------------------+------------------------+------------------------+--------------+------------+------------+
; -14.560 ; RAM2E_UFM:ram2e_ufm|DRDIn ; RAM2E_UFM:ram2e_ufm|UFM:UFM_inst|UFM_altufm_none_p8r:UFM_altufm_none_p8r_component|wire_maxii_ufm_block1_drdout ; C14M ; ram2e_ufm|DRCLK|regout ; 0.000 ; -2.477 ; 2.963 ;
; -14.530 ; RAM2E_UFM:ram2e_ufm|DRShift ; RAM2E_UFM:ram2e_ufm|UFM:UFM_inst|UFM_altufm_none_p8r:UFM_altufm_none_p8r_component|wire_maxii_ufm_block1_drdout ; C14M ; ram2e_ufm|DRCLK|regout ; 0.000 ; -2.477 ; 2.993 ;
; 60.000 ; RAM2E_UFM:ram2e_ufm|UFM:UFM_inst|UFM_altufm_none_p8r:UFM_altufm_none_p8r_component|wire_maxii_ufm_block1_drdout ; RAM2E_UFM:ram2e_ufm|UFM:UFM_inst|UFM_altufm_none_p8r:UFM_altufm_none_p8r_component|wire_maxii_ufm_block1_drdout ; ram2e_ufm|DRCLK|regout ; ram2e_ufm|DRCLK|regout ; 0.000 ; 0.000 ; 80.000 ;
+---------+-----------------------------------------------------------------------------------------------------------------+-----------------------------------------------------------------------------------------------------------------+------------------------+------------------------+--------------+------------+------------+
+---------------------------------------------------------------------------------------------------------------------------------------------------+ +---------------------------------------------------------------------------------------------------------------------------------------------------+
; Hold: 'C14M' ; ; Hold: 'C14M' ;
+-------+----------------------------------+----------------------------------+--------------+-------------+--------------+------------+------------+ +-------+----------------------------------+----------------------------------+--------------+-------------+--------------+------------+------------+
; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ; ; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
+-------+----------------------------------+----------------------------------+--------------+-------------+--------------+------------+------------+ +-------+----------------------------------+----------------------------------+--------------+-------------+--------------+------------+------------+
; 2.730 ; PHI1r ; S[0] ; C14M ; C14M ; 0.000 ; 0.000 ; 2.769 ; ; 3.156 ; RAM2E_UFM:ram2e_ufm|UFMD[9] ; RAM2E_UFM:ram2e_ufm|UFMD[10] ; C14M ; C14M ; 0.000 ; 0.000 ; 3.195 ;
; 3.117 ; RAM2E_UFM:ram2e_ufm|UFMD[11] ; RAM2E_UFM:ram2e_ufm|UFMD[12] ; C14M ; C14M ; 0.000 ; 0.000 ; 3.156 ; ; 3.164 ; RAM2E_UFM:ram2e_ufm|UFMD[10] ; RAM2E_UFM:ram2e_ufm|UFMD[11] ; C14M ; C14M ; 0.000 ; 0.000 ; 3.203 ;
; 3.171 ; RAM2E_UFM:ram2e_ufm|UFMD[12] ; RAM2E_UFM:ram2e_ufm|UFMD[13] ; C14M ; C14M ; 0.000 ; 0.000 ; 3.210 ; ; 3.170 ; RAM2E_UFM:ram2e_ufm|UFMD[11] ; RAM2E_UFM:ram2e_ufm|UFMD[12] ; C14M ; C14M ; 0.000 ; 0.000 ; 3.209 ;
; 3.193 ; RAM2E_UFM:ram2e_ufm|UFMD[8] ; RAM2E_UFM:ram2e_ufm|UFMD[9] ; C14M ; C14M ; 0.000 ; 0.000 ; 3.232 ; ; 3.364 ; FS[0] ; FS[0] ; C14M ; C14M ; 0.000 ; 0.000 ; 3.403 ;
; 3.363 ; RWBank[7] ; RA[8] ; C14M ; C14M ; 0.000 ; 0.000 ; 3.402 ; ; 3.394 ; Ready ; Ready ; C14M ; C14M ; 0.000 ; 0.000 ; 3.433 ;
; 3.367 ; RAM2E_UFM:ram2e_ufm|UFMD[10] ; RAM2E_UFM:ram2e_ufm|UFMD[11] ; C14M ; C14M ; 0.000 ; 0.000 ; 3.406 ; ; 3.418 ; RAM2E_UFM:ram2e_ufm|UFMD[12] ; RAM2E_UFM:ram2e_ufm|UFMD[13] ; C14M ; C14M ; 0.000 ; 0.000 ; 3.457 ;
; 3.385 ; RAM2E_UFM:ram2e_ufm|UFMD[13] ; RAM2E_UFM:ram2e_ufm|UFMD[14] ; C14M ; C14M ; 0.000 ; 0.000 ; 3.424 ; ; 3.450 ; RAM2E_UFM:ram2e_ufm|UFMD[13] ; RAM2E_UFM:ram2e_ufm|UFMD[14] ; C14M ; C14M ; 0.000 ; 0.000 ; 3.489 ;
; 3.403 ; FS[0] ; FS[0] ; C14M ; C14M ; 0.000 ; 0.000 ; 3.442 ; ; 3.543 ; RAM2E_UFM:ram2e_ufm|CmdPrgmMAX ; RAM2E_UFM:ram2e_ufm|CmdPrgmMAX ; C14M ; C14M ; 0.000 ; 0.000 ; 3.582 ;
; 3.441 ; RAM2E_UFM:ram2e_ufm|CmdEraseMAX ; RAM2E_UFM:ram2e_ufm|CmdEraseMAX ; C14M ; C14M ; 0.000 ; 0.000 ; 3.480 ; ; 3.547 ; RAM2E_UFM:ram2e_ufm|CmdPrgmMAX ; RAM2E_UFM:ram2e_ufm|CmdEraseMAX ; C14M ; C14M ; 0.000 ; 0.000 ; 3.586 ;
; 3.448 ; RAM2E_UFM:ram2e_ufm|CmdEraseMAX ; RAM2E_UFM:ram2e_ufm|CmdPrgmMAX ; C14M ; C14M ; 0.000 ; 0.000 ; 3.487 ; ; 3.741 ; RAM2E_UFM:ram2e_ufm|DRDIn ; RAM2E_UFM:ram2e_ufm|DRDIn ; C14M ; C14M ; 0.000 ; 0.000 ; 3.780 ;
; 3.458 ; CS[2] ; CS[2] ; C14M ; C14M ; 0.000 ; 0.000 ; 3.497 ; ; 3.752 ; RAM2E_UFM:ram2e_ufm|UFMProgram ; RAM2E_UFM:ram2e_ufm|UFMProgram ; C14M ; C14M ; 0.000 ; 0.000 ; 3.791 ;
; 3.464 ; RAM2E_UFM:ram2e_ufm|CmdPrgmMAX ; RAM2E_UFM:ram2e_ufm|UFMProgStart ; C14M ; C14M ; 0.000 ; 0.000 ; 3.503 ; ; 3.752 ; RWSel ; RWSel ; C14M ; C14M ; 0.000 ; 0.000 ; 3.791 ;
; 3.740 ; RAM2E_UFM:ram2e_ufm|UFMProgram ; RAM2E_UFM:ram2e_ufm|UFMProgram ; C14M ; C14M ; 0.000 ; 0.000 ; 3.779 ; ; 3.776 ; RAM2E_UFM:ram2e_ufm|UFMInitDone ; RAM2E_UFM:ram2e_ufm|UFMInitDone ; C14M ; C14M ; 0.000 ; 0.000 ; 3.815 ;
; 3.740 ; RWBank[1] ; RA[8] ; C14M ; C14M ; 0.000 ; 0.000 ; 3.779 ; ; 3.814 ; CmdTout[0] ; CmdTout[0] ; C14M ; C14M ; 0.000 ; 0.000 ; 3.853 ;
; 3.766 ; RAM2E_UFM:ram2e_ufm|UFMInitDone ; RAM2E_UFM:ram2e_ufm|UFMInitDone ; C14M ; C14M ; 0.000 ; 0.000 ; 3.805 ; ; 3.817 ; CmdTout[0] ; CmdTout[1] ; C14M ; C14M ; 0.000 ; 0.000 ; 3.856 ;
; 3.832 ; RAM2E_UFM:ram2e_ufm|UFMD[8] ; RAM2E_UFM:ram2e_ufm|RWMask[0] ; C14M ; C14M ; 0.000 ; 0.000 ; 3.871 ; ; 3.829 ; CmdTout[0] ; CmdTout[2] ; C14M ; C14M ; 0.000 ; 0.000 ; 3.868 ;
; 3.846 ; RAM2E_UFM:ram2e_ufm|UFMProgStart ; RAM2E_UFM:ram2e_ufm|UFMProgStart ; C14M ; C14M ; 0.000 ; 0.000 ; 3.885 ; ; 3.865 ; RAM2E_UFM:ram2e_ufm|UFMProgStart ; RAM2E_UFM:ram2e_ufm|UFMProgStart ; C14M ; C14M ; 0.000 ; 0.000 ; 3.904 ;
; 3.854 ; CmdTout[0] ; CmdTout[0] ; C14M ; C14M ; 0.000 ; 0.000 ; 3.893 ; ; 3.935 ; CS[0] ; CS[0] ; C14M ; C14M ; 0.000 ; 0.000 ; 3.974 ;
; 3.858 ; CmdTout[0] ; CmdTout[1] ; C14M ; C14M ; 0.000 ; 0.000 ; 3.897 ; ; 3.938 ; CS[0] ; CS[1] ; C14M ; C14M ; 0.000 ; 0.000 ; 3.977 ;
; 3.862 ; CmdTout[0] ; CmdTout[2] ; C14M ; C14M ; 0.000 ; 0.000 ; 3.901 ; ; 3.951 ; CS[0] ; CS[2] ; C14M ; C14M ; 0.000 ; 0.000 ; 3.990 ;
; 4.411 ; PHI1r ; S[2] ; C14M ; C14M ; 0.000 ; 0.000 ; 4.450 ; ; 4.101 ; PHI1r ; S[2] ; C14M ; C14M ; 0.000 ; 0.000 ; 4.140 ;
; 4.806 ; RWBank[6] ; BA[1]~reg0 ; C14M ; C14M ; 0.000 ; 0.000 ; 4.845 ; ; 4.102 ; PHI1r ; S[1] ; C14M ; C14M ; 0.000 ; 0.000 ; 4.141 ;
; 4.857 ; RAM2E_UFM:ram2e_ufm|UFMD[10] ; RAM2E_UFM:ram2e_ufm|RWMask[2] ; C14M ; C14M ; 0.000 ; 0.000 ; 4.896 ; ; 4.106 ; PHI1r ; S[0] ; C14M ; C14M ; 0.000 ; 0.000 ; 4.145 ;
; 4.224 ; RAM2E_UFM:ram2e_ufm|UFMD[14] ; RAM2E_UFM:ram2e_ufm|UFMD[15] ; C14M ; C14M ; 0.000 ; 0.000 ; 4.263 ;
; 4.479 ; RAM2E_UFM:ram2e_ufm|UFMD[15] ; RAM2E_UFM:ram2e_ufm|RWMask[7] ; C14M ; C14M ; 0.000 ; 0.000 ; 4.518 ;
; 4.839 ; CmdSetRWBankFFChip ; RWBank[2] ; C14M ; C14M ; 0.000 ; 0.000 ; 4.878 ;
; 4.849 ; RAM2E_UFM:ram2e_ufm|DRCLKPulse ; RAM2E_UFM:ram2e_ufm|DRCLK ; C14M ; C14M ; 0.000 ; 0.000 ; 4.888 ;
; 5.135 ; S[3] ; BA[0]~reg0 ; C14M ; C14M ; 0.000 ; 0.000 ; 5.174 ;
; 5.217 ; FS[15] ; FS[15] ; C14M ; C14M ; 0.000 ; 0.000 ; 5.256 ; ; 5.217 ; FS[15] ; FS[15] ; C14M ; C14M ; 0.000 ; 0.000 ; 5.256 ;
; 5.217 ; FS[7] ; FS[7] ; C14M ; C14M ; 0.000 ; 0.000 ; 5.256 ; ; 5.217 ; FS[7] ; FS[7] ; C14M ; C14M ; 0.000 ; 0.000 ; 5.256 ;
; 5.217 ; RWSel ; RWSel ; C14M ; C14M ; 0.000 ; 0.000 ; 5.256 ; ; 5.218 ; RWBank[7] ; RA[8] ; C14M ; C14M ; 0.000 ; 0.000 ; 5.257 ;
; 5.227 ; RAM2E_UFM:ram2e_ufm|UFMProgStart ; RAM2E_UFM:ram2e_ufm|UFMProgram ; C14M ; C14M ; 0.000 ; 0.000 ; 5.266 ; ; 5.231 ; RA[10] ; RA[10] ; C14M ; C14M ; 0.000 ; 0.000 ; 5.270 ;
; 5.247 ; RAM2E_UFM:ram2e_ufm|UFMReqErase ; RAM2E_UFM:ram2e_ufm|UFMReqErase ; C14M ; C14M ; 0.000 ; 0.000 ; 5.286 ;
; 5.257 ; RAM2E_UFM:ram2e_ufm|LEDEN ; RAM2E_UFM:ram2e_ufm|LEDEN ; C14M ; C14M ; 0.000 ; 0.000 ; 5.296 ;
; 5.266 ; FS[5] ; FS[5] ; C14M ; C14M ; 0.000 ; 0.000 ; 5.305 ; ; 5.266 ; FS[5] ; FS[5] ; C14M ; C14M ; 0.000 ; 0.000 ; 5.305 ;
; 5.267 ; FS[9] ; FS[9] ; C14M ; C14M ; 0.000 ; 0.000 ; 5.306 ; ; 5.267 ; FS[9] ; FS[9] ; C14M ; C14M ; 0.000 ; 0.000 ; 5.306 ;
; 5.271 ; FS[10] ; FS[10] ; C14M ; C14M ; 0.000 ; 0.000 ; 5.310 ; ; 5.271 ; FS[10] ; FS[10] ; C14M ; C14M ; 0.000 ; 0.000 ; 5.310 ;
; 5.286 ; RAM2E_UFM:ram2e_ufm|DRCLKPulse ; RAM2E_UFM:ram2e_ufm|DRCLK ; C14M ; C14M ; 0.000 ; 0.000 ; 5.325 ; ; 5.284 ; CmdTout[1] ; CmdTout[1] ; C14M ; C14M ; 0.000 ; 0.000 ; 5.323 ;
; 5.320 ; CmdTout[1] ; CmdTout[1] ; C14M ; C14M ; 0.000 ; 0.000 ; 5.359 ; ; 5.287 ; CmdTout[1] ; CmdTout[2] ; C14M ; C14M ; 0.000 ; 0.000 ; 5.326 ;
; 5.323 ; CmdTout[1] ; CmdTout[2] ; C14M ; C14M ; 0.000 ; 0.000 ; 5.362 ; ; 5.420 ; RAM2E_UFM:ram2e_ufm|CmdPrgmMAX ; RAM2E_UFM:ram2e_ufm|UFMProgStart ; C14M ; C14M ; 0.000 ; 0.000 ; 5.459 ;
; 5.429 ; S[3] ; S[3] ; C14M ; C14M ; 0.000 ; 0.000 ; 5.468 ; ; 5.443 ; RAM2E_UFM:ram2e_ufm|UFMReqErase ; RAM2E_UFM:ram2e_ufm|UFMReqErase ; C14M ; C14M ; 0.000 ; 0.000 ; 5.482 ;
; 5.429 ; RAM2E_UFM:ram2e_ufm|DRDIn ; RAM2E_UFM:ram2e_ufm|DRDIn ; C14M ; C14M ; 0.000 ; 0.000 ; 5.468 ; ; 5.443 ; CmdTout[2] ; CmdTout[2] ; C14M ; C14M ; 0.000 ; 0.000 ; 5.482 ;
; 5.452 ; FS[13] ; FS[13] ; C14M ; C14M ; 0.000 ; 0.000 ; 5.491 ; ; 5.452 ; FS[13] ; FS[13] ; C14M ; C14M ; 0.000 ; 0.000 ; 5.491 ;
; 5.452 ; FS[14] ; FS[14] ; C14M ; C14M ; 0.000 ; 0.000 ; 5.491 ; ; 5.453 ; FS[14] ; FS[14] ; C14M ; C14M ; 0.000 ; 0.000 ; 5.492 ;
; 5.455 ; FS[1] ; FS[1] ; C14M ; C14M ; 0.000 ; 0.000 ; 5.494 ; ; 5.455 ; FS[1] ; FS[1] ; C14M ; C14M ; 0.000 ; 0.000 ; 5.494 ;
; 5.457 ; S[1] ; RDOE ; C14M ; C14M ; 0.000 ; 0.000 ; 5.496 ;
; 5.464 ; FS[4] ; FS[4] ; C14M ; C14M ; 0.000 ; 0.000 ; 5.503 ; ; 5.464 ; FS[4] ; FS[4] ; C14M ; C14M ; 0.000 ; 0.000 ; 5.503 ;
; 5.465 ; S[0] ; S[0] ; C14M ; C14M ; 0.000 ; 0.000 ; 5.504 ;
; 5.465 ; FS[2] ; FS[2] ; C14M ; C14M ; 0.000 ; 0.000 ; 5.504 ; ; 5.465 ; FS[2] ; FS[2] ; C14M ; C14M ; 0.000 ; 0.000 ; 5.504 ;
; 5.466 ; FS[12] ; FS[12] ; C14M ; C14M ; 0.000 ; 0.000 ; 5.505 ; ; 5.466 ; FS[12] ; FS[12] ; C14M ; C14M ; 0.000 ; 0.000 ; 5.505 ;
; 5.467 ; S[0] ; S[1] ; C14M ; C14M ; 0.000 ; 0.000 ; 5.506 ;
; 5.482 ; FS[6] ; FS[6] ; C14M ; C14M ; 0.000 ; 0.000 ; 5.521 ; ; 5.482 ; FS[6] ; FS[6] ; C14M ; C14M ; 0.000 ; 0.000 ; 5.521 ;
; 5.486 ; FS[3] ; FS[3] ; C14M ; C14M ; 0.000 ; 0.000 ; 5.525 ; ; 5.486 ; FS[3] ; FS[3] ; C14M ; C14M ; 0.000 ; 0.000 ; 5.525 ;
; 5.508 ; CmdTout[2] ; CmdTout[2] ; C14M ; C14M ; 0.000 ; 0.000 ; 5.547 ; ; 5.514 ; S[0] ; S[0] ; C14M ; C14M ; 0.000 ; 0.000 ; 5.553 ;
; 5.522 ; Ready ; Ready ; C14M ; C14M ; 0.000 ; 0.000 ; 5.561 ; ; 5.515 ; S[0] ; nCAS ; C14M ; C14M ; 0.000 ; 0.000 ; 5.554 ;
; 5.533 ; RA[10] ; RA[10] ; C14M ; C14M ; 0.000 ; 0.000 ; 5.572 ; ; 5.530 ; RAM2E_UFM:ram2e_ufm|CmdEraseMAX ; RAM2E_UFM:ram2e_ufm|CmdEraseMAX ; C14M ; C14M ; 0.000 ; 0.000 ; 5.569 ;
; 5.538 ; RAM2E_UFM:ram2e_ufm|CmdPrgmMAX ; RAM2E_UFM:ram2e_ufm|CmdPrgmMAX ; C14M ; C14M ; 0.000 ; 0.000 ; 5.577 ; ; 5.534 ; RAM2E_UFM:ram2e_ufm|CmdEraseMAX ; RAM2E_UFM:ram2e_ufm|CmdPrgmMAX ; C14M ; C14M ; 0.000 ; 0.000 ; 5.573 ;
; 5.546 ; RAM2E_UFM:ram2e_ufm|CmdPrgmMAX ; RAM2E_UFM:ram2e_ufm|CmdEraseMAX ; C14M ; C14M ; 0.000 ; 0.000 ; 5.585 ; ; 5.564 ; CS[1] ; CS[1] ; C14M ; C14M ; 0.000 ; 0.000 ; 5.603 ;
; 5.563 ; CS[0] ; CS[0] ; C14M ; C14M ; 0.000 ; 0.000 ; 5.602 ; ; 5.574 ; CS[1] ; CS[2] ; C14M ; C14M ; 0.000 ; 0.000 ; 5.613 ;
; 5.580 ; CS[0] ; CS[2] ; C14M ; C14M ; 0.000 ; 0.000 ; 5.619 ; ; 5.704 ; CmdLEDGet ; RWBank[2] ; C14M ; C14M ; 0.000 ; 0.000 ; 5.743 ;
; 5.581 ; CS[0] ; CS[1] ; C14M ; C14M ; 0.000 ; 0.000 ; 5.620 ; ; 5.895 ; CmdSetRWBankFFLED ; RWBank[2] ; C14M ; C14M ; 0.000 ; 0.000 ; 5.934 ;
; 6.001 ; FS[5] ; FS[6] ; C14M ; C14M ; 0.000 ; 0.000 ; 6.040 ; ; 6.001 ; FS[5] ; FS[6] ; C14M ; C14M ; 0.000 ; 0.000 ; 6.040 ;
; 6.002 ; FS[9] ; FS[10] ; C14M ; C14M ; 0.000 ; 0.000 ; 6.041 ; ; 6.002 ; FS[9] ; FS[10] ; C14M ; C14M ; 0.000 ; 0.000 ; 6.041 ;
; 6.006 ; FS[10] ; FS[11] ; C14M ; C14M ; 0.000 ; 0.000 ; 6.045 ; ; 6.006 ; FS[10] ; FS[11] ; C14M ; C14M ; 0.000 ; 0.000 ; 6.045 ;
; 6.037 ; RAM2E_UFM:ram2e_ufm|UFMErase ; RAM2E_UFM:ram2e_ufm|UFMProgram ; C14M ; C14M ; 0.000 ; 0.000 ; 6.076 ; ; 6.064 ; RAM2E_UFM:ram2e_ufm|UFMD[12] ; RAM2E_UFM:ram2e_ufm|RWMask[4] ; C14M ; C14M ; 0.000 ; 0.000 ; 6.103 ;
; 6.145 ; FS[5] ; FS[7] ; C14M ; C14M ; 0.000 ; 0.000 ; 6.184 ; ; 6.145 ; FS[5] ; FS[7] ; C14M ; C14M ; 0.000 ; 0.000 ; 6.184 ;
; 6.146 ; FS[9] ; FS[11] ; C14M ; C14M ; 0.000 ; 0.000 ; 6.185 ; ; 6.146 ; FS[9] ; FS[11] ; C14M ; C14M ; 0.000 ; 0.000 ; 6.185 ;
; 6.150 ; FS[10] ; FS[12] ; C14M ; C14M ; 0.000 ; 0.000 ; 6.189 ; ; 6.150 ; FS[10] ; FS[12] ; C14M ; C14M ; 0.000 ; 0.000 ; 6.189 ;
; 6.289 ; RAM2E_UFM:ram2e_ufm|UFMD[11] ; RAM2E_UFM:ram2e_ufm|RWMask[3] ; C14M ; C14M ; 0.000 ; 0.000 ; 6.328 ; ; 6.174 ; PHI1r ; S[3] ; C14M ; C14M ; 0.000 ; 0.000 ; 6.213 ;
; 6.290 ; FS[9] ; FS[12] ; C14M ; C14M ; 0.000 ; 0.000 ; 6.329 ; ; 6.290 ; FS[9] ; FS[12] ; C14M ; C14M ; 0.000 ; 0.000 ; 6.329 ;
; 6.298 ; RWBank[4] ; RA[11] ; C14M ; C14M ; 0.000 ; 0.000 ; 6.337 ; ; 6.294 ; RWBank[1] ; RA[8] ; C14M ; C14M ; 0.000 ; 0.000 ; 6.333 ;
; 6.298 ; RAM2E_UFM:ram2e_ufm|UFMD[13] ; RAM2E_UFM:ram2e_ufm|RWMask[5] ; C14M ; C14M ; 0.000 ; 0.000 ; 6.337 ;
; 6.310 ; RAM2E_UFM:ram2e_ufm|UFMD[11] ; RAM2E_UFM:ram2e_ufm|RWMask[3] ; C14M ; C14M ; 0.000 ; 0.000 ; 6.349 ;
; 6.318 ; RWBank[6] ; BA[1]~reg0 ; C14M ; C14M ; 0.000 ; 0.000 ; 6.357 ;
; 6.321 ; FS[15] ; DQML~reg0 ; C14M ; C14M ; 0.000 ; 0.000 ; 6.360 ;
; 6.323 ; FS[15] ; DQMH~reg0 ; C14M ; C14M ; 0.000 ; 0.000 ; 6.362 ;
; 6.348 ; RAM2E_UFM:ram2e_ufm|LEDEN ; RAM2E_UFM:ram2e_ufm|LEDEN ; C14M ; C14M ; 0.000 ; 0.000 ; 6.387 ;
; 6.351 ; RWBank[4] ; RA[11] ; C14M ; C14M ; 0.000 ; 0.000 ; 6.390 ;
; 6.371 ; FS[8] ; FS[8] ; C14M ; C14M ; 0.000 ; 0.000 ; 6.410 ; ; 6.371 ; FS[8] ; FS[8] ; C14M ; C14M ; 0.000 ; 0.000 ; 6.410 ;
; 6.430 ; FS[13] ; RA[6] ; C14M ; C14M ; 0.000 ; 0.000 ; 6.469 ; ; 6.389 ; Ready ; RDOE ; C14M ; C14M ; 0.000 ; 0.000 ; 6.428 ;
; 6.454 ; FS[14] ; FS[15] ; C14M ; C14M ; 0.000 ; 0.000 ; 6.493 ; ; 6.393 ; RAM2E_UFM:ram2e_ufm|CmdPrgmMAX ; RAM2E_UFM:ram2e_ufm|UFMErase ; C14M ; C14M ; 0.000 ; 0.000 ; 6.432 ;
; 6.425 ; RAM2E_UFM:ram2e_ufm|RWMask[4] ; RWBank[4] ; C14M ; C14M ; 0.000 ; 0.000 ; 6.464 ;
; 6.452 ; CS[2] ; CS[2] ; C14M ; C14M ; 0.000 ; 0.000 ; 6.491 ;
; 6.454 ; FS[13] ; FS[14] ; C14M ; C14M ; 0.000 ; 0.000 ; 6.493 ; ; 6.454 ; FS[13] ; FS[14] ; C14M ; C14M ; 0.000 ; 0.000 ; 6.493 ;
; 6.455 ; FS[14] ; FS[15] ; C14M ; C14M ; 0.000 ; 0.000 ; 6.494 ;
; 6.457 ; FS[1] ; FS[2] ; C14M ; C14M ; 0.000 ; 0.000 ; 6.496 ; ; 6.457 ; FS[1] ; FS[2] ; C14M ; C14M ; 0.000 ; 0.000 ; 6.496 ;
; 6.466 ; FS[4] ; FS[5] ; C14M ; C14M ; 0.000 ; 0.000 ; 6.505 ; ; 6.466 ; FS[4] ; FS[5] ; C14M ; C14M ; 0.000 ; 0.000 ; 6.505 ;
; 6.484 ; FS[6] ; FS[7] ; C14M ; C14M ; 0.000 ; 0.000 ; 6.523 ; ; 6.484 ; FS[6] ; FS[7] ; C14M ; C14M ; 0.000 ; 0.000 ; 6.523 ;
; 6.488 ; FS[3] ; FS[4] ; C14M ; C14M ; 0.000 ; 0.000 ; 6.527 ; ; 6.488 ; FS[3] ; FS[4] ; C14M ; C14M ; 0.000 ; 0.000 ; 6.527 ;
; 6.503 ; RAM2E_UFM:ram2e_ufm|UFMErase ; RAM2E_UFM:ram2e_ufm|UFMErase ; C14M ; C14M ; 0.000 ; 0.000 ; 6.542 ; ; 6.509 ; RAM2E_UFM:ram2e_ufm|UFMD[14] ; RAM2E_UFM:ram2e_ufm|RWMask[6] ; C14M ; C14M ; 0.000 ; 0.000 ; 6.548 ;
; 6.527 ; RAM2E_UFM:ram2e_ufm|UFMD[13] ; RAM2E_UFM:ram2e_ufm|RWMask[5] ; C14M ; C14M ; 0.000 ; 0.000 ; 6.566 ;
; 6.537 ; FS[11] ; FS[11] ; C14M ; C14M ; 0.000 ; 0.000 ; 6.576 ; ; 6.537 ; FS[11] ; FS[11] ; C14M ; C14M ; 0.000 ; 0.000 ; 6.576 ;
; 6.557 ; CS[1] ; CS[1] ; C14M ; C14M ; 0.000 ; 0.000 ; 6.596 ; ; 6.542 ; RAM2E_UFM:ram2e_ufm|UFMD[8] ; RAM2E_UFM:ram2e_ufm|UFMD[9] ; C14M ; C14M ; 0.000 ; 0.000 ; 6.581 ;
; 6.562 ; CS[1] ; CS[2] ; C14M ; C14M ; 0.000 ; 0.000 ; 6.601 ; ; 6.549 ; RAM2E_UFM:ram2e_ufm|RWMask[5] ; RWBank[5] ; C14M ; C14M ; 0.000 ; 0.000 ; 6.588 ;
; 6.576 ; RAM2E_UFM:ram2e_ufm|UFMD[14] ; RAM2E_UFM:ram2e_ufm|RWMask[6] ; C14M ; C14M ; 0.000 ; 0.000 ; 6.615 ;
; 6.598 ; FS[13] ; FS[15] ; C14M ; C14M ; 0.000 ; 0.000 ; 6.637 ; ; 6.598 ; FS[13] ; FS[15] ; C14M ; C14M ; 0.000 ; 0.000 ; 6.637 ;
; 6.610 ; FS[4] ; FS[6] ; C14M ; C14M ; 0.000 ; 0.000 ; 6.649 ; ; 6.610 ; FS[4] ; FS[6] ; C14M ; C14M ; 0.000 ; 0.000 ; 6.649 ;
; 6.617 ; S[3] ; BA[1]~reg0 ; C14M ; C14M ; 0.000 ; 0.000 ; 6.656 ; ; 6.613 ; RAM2E_UFM:ram2e_ufm|UFMD[10] ; RAM2E_UFM:ram2e_ufm|RWMask[2] ; C14M ; C14M ; 0.000 ; 0.000 ; 6.652 ;
; 6.618 ; RWBank[5] ; BA[0]~reg0 ; C14M ; C14M ; 0.000 ; 0.000 ; 6.657 ;
; 6.632 ; FS[3] ; FS[5] ; C14M ; C14M ; 0.000 ; 0.000 ; 6.671 ; ; 6.632 ; FS[3] ; FS[5] ; C14M ; C14M ; 0.000 ; 0.000 ; 6.671 ;
; 6.644 ; RAM2E_UFM:ram2e_ufm|UFMD[15] ; RAM2E_UFM:ram2e_ufm|RWMask[7] ; C14M ; C14M ; 0.000 ; 0.000 ; 6.683 ; ; 6.692 ; RAM2E_UFM:ram2e_ufm|RWMask[2] ; RWBank[2] ; C14M ; C14M ; 0.000 ; 0.000 ; 6.731 ;
; 6.647 ; RAM2E_UFM:ram2e_ufm|UFMD[14] ; RAM2E_UFM:ram2e_ufm|UFMD[15] ; C14M ; C14M ; 0.000 ; 0.000 ; 6.686 ;
; 6.675 ; RAM2E_UFM:ram2e_ufm|UFMD[12] ; RAM2E_UFM:ram2e_ufm|RWMask[4] ; C14M ; C14M ; 0.000 ; 0.000 ; 6.714 ;
; 6.705 ; RWSel ; CmdTout[2] ; C14M ; C14M ; 0.000 ; 0.000 ; 6.744 ;
; 6.705 ; RWSel ; CmdTout[1] ; C14M ; C14M ; 0.000 ; 0.000 ; 6.744 ;
; 6.712 ; RWSel ; CmdTout[0] ; C14M ; C14M ; 0.000 ; 0.000 ; 6.751 ;
; 6.715 ; RWSel ; RAM2E_UFM:ram2e_ufm|DRCLKPulse ; C14M ; C14M ; 0.000 ; 0.000 ; 6.754 ;
; 6.742 ; FS[11] ; RA[4] ; C14M ; C14M ; 0.000 ; 0.000 ; 6.781 ;
; 6.754 ; FS[4] ; FS[7] ; C14M ; C14M ; 0.000 ; 0.000 ; 6.793 ; ; 6.754 ; FS[4] ; FS[7] ; C14M ; C14M ; 0.000 ; 0.000 ; 6.793 ;
; 6.774 ; FS[10] ; RA[3] ; C14M ; C14M ; 0.000 ; 0.000 ; 6.813 ;
; 6.776 ; FS[3] ; FS[6] ; C14M ; C14M ; 0.000 ; 0.000 ; 6.815 ; ; 6.776 ; FS[3] ; FS[6] ; C14M ; C14M ; 0.000 ; 0.000 ; 6.815 ;
; 6.786 ; FS[10] ; FS[15] ; C14M ; C14M ; 0.000 ; 0.000 ; 6.825 ; ; 6.786 ; FS[10] ; FS[15] ; C14M ; C14M ; 0.000 ; 0.000 ; 6.825 ;
; 6.786 ; FS[10] ; FS[13] ; C14M ; C14M ; 0.000 ; 0.000 ; 6.825 ; ; 6.786 ; FS[10] ; FS[13] ; C14M ; C14M ; 0.000 ; 0.000 ; 6.825 ;
; 6.786 ; FS[10] ; FS[14] ; C14M ; C14M ; 0.000 ; 0.000 ; 6.825 ; ; 6.786 ; FS[10] ; FS[14] ; C14M ; C14M ; 0.000 ; 0.000 ; 6.825 ;
; 6.803 ; RAM2E_UFM:ram2e_ufm|RWMask[7] ; RWBank[7] ; C14M ; C14M ; 0.000 ; 0.000 ; 6.842 ;
; 6.836 ; RAM2E_UFM:ram2e_ufm|RWMask[4] ; RWBank[4] ; C14M ; C14M ; 0.000 ; 0.000 ; 6.875 ;
; 6.838 ; RWBank[2] ; RA[9] ; C14M ; C14M ; 0.000 ; 0.000 ; 6.877 ;
+-------+----------------------------------+----------------------------------+--------------+-------------+--------------+------------+------------+ +-------+----------------------------------+----------------------------------+--------------+-------------+--------------+------------+------------+
@ -429,7 +429,7 @@ No paths to report.
+------------------------+------------------------+----------+----------+----------+----------+ +------------------------+------------------------+----------+----------+----------+----------+
; From Clock ; To Clock ; RR Paths ; FR Paths ; RF Paths ; FF Paths ; ; From Clock ; To Clock ; RR Paths ; FR Paths ; RF Paths ; FF Paths ;
+------------------------+------------------------+----------+----------+----------+----------+ +------------------------+------------------------+----------+----------+----------+----------+
; C14M ; C14M ; 1550 ; 0 ; 52 ; 0 ; ; C14M ; C14M ; 1539 ; 0 ; 56 ; 0 ;
; ram2e_ufm|DRCLK|regout ; C14M ; 13 ; 0 ; 0 ; 0 ; ; ram2e_ufm|DRCLK|regout ; C14M ; 13 ; 0 ; 0 ; 0 ;
; C14M ; ram2e_ufm|ARCLK|regout ; 1 ; 0 ; 0 ; 0 ; ; C14M ; ram2e_ufm|ARCLK|regout ; 1 ; 0 ; 0 ; 0 ;
; ram2e_ufm|ARCLK|regout ; ram2e_ufm|ARCLK|regout ; 1 ; 0 ; 0 ; 0 ; ; ram2e_ufm|ARCLK|regout ; ram2e_ufm|ARCLK|regout ; 1 ; 0 ; 0 ; 0 ;
@ -444,7 +444,7 @@ Entries labeled "false path" only account for clock-to-clock false paths and not
+------------------------+------------------------+----------+----------+----------+----------+ +------------------------+------------------------+----------+----------+----------+----------+
; From Clock ; To Clock ; RR Paths ; FR Paths ; RF Paths ; FF Paths ; ; From Clock ; To Clock ; RR Paths ; FR Paths ; RF Paths ; FF Paths ;
+------------------------+------------------------+----------+----------+----------+----------+ +------------------------+------------------------+----------+----------+----------+----------+
; C14M ; C14M ; 1550 ; 0 ; 52 ; 0 ; ; C14M ; C14M ; 1539 ; 0 ; 56 ; 0 ;
; ram2e_ufm|DRCLK|regout ; C14M ; 13 ; 0 ; 0 ; 0 ; ; ram2e_ufm|DRCLK|regout ; C14M ; 13 ; 0 ; 0 ; 0 ;
; C14M ; ram2e_ufm|ARCLK|regout ; 1 ; 0 ; 0 ; 0 ; ; C14M ; ram2e_ufm|ARCLK|regout ; 1 ; 0 ; 0 ; 0 ;
; ram2e_ufm|ARCLK|regout ; ram2e_ufm|ARCLK|regout ; 1 ; 0 ; 0 ; 0 ; ; ram2e_ufm|ARCLK|regout ; ram2e_ufm|ARCLK|regout ; 1 ; 0 ; 0 ; 0 ;
@ -474,9 +474,9 @@ No non-DPA dedicated SERDES Receiver circuitry present in device or used in desi
; Illegal Clocks ; 0 ; 0 ; ; Illegal Clocks ; 0 ; 0 ;
; Unconstrained Clocks ; 1 ; 1 ; ; Unconstrained Clocks ; 1 ; 1 ;
; Unconstrained Input Ports ; 28 ; 28 ; ; Unconstrained Input Ports ; 28 ; 28 ;
; Unconstrained Input Port Paths ; 170 ; 170 ; ; Unconstrained Input Port Paths ; 169 ; 169 ;
; Unconstrained Output Ports ; 47 ; 47 ; ; Unconstrained Output Ports ; 47 ; 47 ;
; Unconstrained Output Port Paths ; 84 ; 84 ; ; Unconstrained Output Port Paths ; 83 ; 83 ;
+---------------------------------+-------+------+ +---------------------------------+-------+------+
@ -680,7 +680,7 @@ No non-DPA dedicated SERDES Receiver circuitry present in device or used in desi
Info: ******************************************************************* Info: *******************************************************************
Info: Running Quartus Prime Timing Analyzer Info: Running Quartus Prime Timing Analyzer
Info: Version 19.1.0 Build 670 09/22/2019 Patches 0.02std SJ Lite Edition Info: Version 19.1.0 Build 670 09/22/2019 Patches 0.02std SJ Lite Edition
Info: Processing started: Tue Jan 16 14:28:04 2024 Info: Processing started: Wed Jan 31 09:41:42 2024
Info: Command: quartus_sta RAM2E-MAXV -c RAM2E Info: Command: quartus_sta RAM2E-MAXV -c RAM2E
Info: qsta_default_script.tcl version: #1 Info: qsta_default_script.tcl version: #1
Info (20032): Parallel compilation is enabled and will use up to 4 processors Info (20032): Parallel compilation is enabled and will use up to 4 processors
@ -688,8 +688,8 @@ Info (21077): Low junction temperature is 0 degrees C
Info (21077): High junction temperature is 85 degrees C Info (21077): High junction temperature is 85 degrees C
Info (334003): Started post-fitting delay annotation Info (334003): Started post-fitting delay annotation
Info (334004): Delay annotation completed successfully Info (334004): Delay annotation completed successfully
Info (332104): Reading SDC File: '../RAM2E.sdc'
Info (332104): Reading SDC File: '../RAM2E-MAX.sdc' Info (332104): Reading SDC File: '../RAM2E-MAX.sdc'
Info (332104): Reading SDC File: '../RAM2E.sdc'
Warning (332060): Node: PHI1 was determined to be a clock but was found without an associated clock assignment. Warning (332060): Node: PHI1 was determined to be a clock but was found without an associated clock assignment.
Info (13166): Register RefReq is being clocked by PHI1 Info (13166): Register RefReq is being clocked by PHI1
Info: Found TIMING_ANALYZER_REPORT_SCRIPT_INCLUDE_DEFAULT_ANALYSIS = ON Info: Found TIMING_ANALYZER_REPORT_SCRIPT_INCLUDE_DEFAULT_ANALYSIS = ON
@ -697,18 +697,18 @@ Info: Can't run Report Timing Closure Recommendations. The current device family
Warning (332009): The launch and latch times for the relationship between source clock: C14M and destination clock: ram2e_ufm|ARCLK|regout are outside of the legal time range. The relationship difference is correct, however the launch time is set to 0. Warning (332009): The launch and latch times for the relationship between source clock: C14M and destination clock: ram2e_ufm|ARCLK|regout are outside of the legal time range. The relationship difference is correct, however the launch time is set to 0.
Warning (332009): The launch and latch times for the relationship between source clock: C14M and destination clock: ram2e_ufm|DRCLK|regout are outside of the legal time range. The relationship difference is correct, however the launch time is set to 0. Warning (332009): The launch and latch times for the relationship between source clock: C14M and destination clock: ram2e_ufm|DRCLK|regout are outside of the legal time range. The relationship difference is correct, however the launch time is set to 0.
Critical Warning (332148): Timing requirements not met Critical Warning (332148): Timing requirements not met
Info (332146): Worst-case setup slack is -25.457 Info (332146): Worst-case setup slack is -25.469
Info (332119): Slack End Point TNS Clock Info (332119): Slack End Point TNS Clock
Info (332119): ========= =================== ===================== Info (332119): ========= =================== =====================
Info (332119): -25.457 -25.457 ram2e_ufm|DRCLK|regout Info (332119): -25.469 -25.469 ram2e_ufm|DRCLK|regout
Info (332119): -25.439 -25.439 ram2e_ufm|ARCLK|regout Info (332119): -25.439 -25.439 ram2e_ufm|ARCLK|regout
Info (332119): -17.639 -171.643 C14M Info (332119): -18.223 -201.658 C14M
Info (332146): Worst-case hold slack is -14.583 Info (332146): Worst-case hold slack is -14.560
Info (332119): Slack End Point TNS Clock Info (332119): Slack End Point TNS Clock
Info (332119): ========= =================== ===================== Info (332119): ========= =================== =====================
Info (332119): -14.583 -14.583 ram2e_ufm|DRCLK|regout
Info (332119): -14.560 -14.560 ram2e_ufm|ARCLK|regout Info (332119): -14.560 -14.560 ram2e_ufm|ARCLK|regout
Info (332119): 2.730 0.000 C14M Info (332119): -14.560 -14.560 ram2e_ufm|DRCLK|regout
Info (332119): 3.156 0.000 C14M
Info (332140): No Recovery paths to report Info (332140): No Recovery paths to report
Info (332140): No Removal paths to report Info (332140): No Removal paths to report
Info (332146): Worst-case minimum pulse width slack is 34.581 Info (332146): Worst-case minimum pulse width slack is 34.581
@ -723,9 +723,9 @@ Warning (332009): The launch and latch times for the relationship between source
Info (332102): Design is not fully constrained for setup requirements Info (332102): Design is not fully constrained for setup requirements
Info (332102): Design is not fully constrained for hold requirements Info (332102): Design is not fully constrained for hold requirements
Info: Quartus Prime Timing Analyzer was successful. 0 errors, 6 warnings Info: Quartus Prime Timing Analyzer was successful. 0 errors, 6 warnings
Info: Peak virtual memory: 13072 megabytes Info: Peak virtual memory: 13073 megabytes
Info: Processing ended: Tue Jan 16 14:28:05 2024 Info: Processing ended: Wed Jan 31 09:41:43 2024
Info: Elapsed time: 00:00:01 Info: Elapsed time: 00:00:01
Info: Total CPU time (on all processors): 00:00:01 Info: Total CPU time (on all processors): 00:00:02

View File

@ -3,27 +3,27 @@ Timing Analyzer Summary
------------------------------------------------------------ ------------------------------------------------------------
Type : Setup 'ram2e_ufm|DRCLK|regout' Type : Setup 'ram2e_ufm|DRCLK|regout'
Slack : -25.457 Slack : -25.469
TNS : -25.457 TNS : -25.469
Type : Setup 'ram2e_ufm|ARCLK|regout' Type : Setup 'ram2e_ufm|ARCLK|regout'
Slack : -25.439 Slack : -25.439
TNS : -25.439 TNS : -25.439
Type : Setup 'C14M' Type : Setup 'C14M'
Slack : -17.639 Slack : -18.223
TNS : -171.643 TNS : -201.658
Type : Hold 'ram2e_ufm|DRCLK|regout'
Slack : -14.583
TNS : -14.583
Type : Hold 'ram2e_ufm|ARCLK|regout' Type : Hold 'ram2e_ufm|ARCLK|regout'
Slack : -14.560 Slack : -14.560
TNS : -14.560 TNS : -14.560
Type : Hold 'ram2e_ufm|DRCLK|regout'
Slack : -14.560
TNS : -14.560
Type : Hold 'C14M' Type : Hold 'C14M'
Slack : 2.730 Slack : 3.156
TNS : 0.000 TNS : 0.000
Type : Minimum Pulse Width 'C14M' Type : Minimum Pulse Width 'C14M'

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@ -50,13 +50,12 @@ module RAM2E(C14M, PHI1, LED,
output [7:0] Dout; assign Dout[7:0] = RD[7:0]; output [7:0] Dout; assign Dout[7:0] = RD[7:0];
/* Video Data Bus */ /* Video Data Bus */
reg VOEENf, VOEENr; reg VOE;
always @(negedge C14M) VOEENf <= S==4'h7;
always @(negedge C14M) begin always @(negedge C14M) begin
VOEENr <= S==4'h7 || S==4'h8 || S==4'h9 || VOE <= S==4'h7 || S==4'h8 || S==4'h9 ||
S==4'hA || S==4'hB || S==4'hC; S==4'hA || S==4'hB || S==4'hC;
end end
output nVOE; assign nVOE = !(VOEENf && VOEENr); output nVOE; assign nVOE = !VOE;
output reg [7:0] Vout; // Video data bus output reg [7:0] Vout; // Video data bus
always @(negedge C14M) if (S==4'h6) Vout[7:0] <= RD[7:0]; always @(negedge C14M) if (S==4'h6) Vout[7:0] <= RD[7:0];