Apple-2-HW/RAM2GS
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Timing Analyzer report for RAM2GS
Sat Aug 19 22:00:33 2023
Quartus Prime Version 19.1.0 Build 670 09/22/2019 SJ Lite Edition
---------------------
; Table of Contents ;
---------------------
1. Legal Notice
2. Timing Analyzer Summary
3. Parallel Compilation
4. SDC File List
5. Clocks
6. Fmax Summary
7. Setup Summary
8. Hold Summary
9. Recovery Summary
10. Removal Summary
11. Minimum Pulse Width Summary
12. Setup: 'DRCLK'
13. Setup: 'ARCLK'
14. Setup: 'RCLK'
15. Setup: 'nCRAS'
16. Setup: 'PHI2'
17. Hold: 'ARCLK'
18. Hold: 'DRCLK'
19. Hold: 'PHI2'
20. Hold: 'nCRAS'
21. Hold: 'RCLK'
22. Setup Transfers
23. Hold Transfers
24. Report TCCS
25. Report RSKM
26. Unconstrained Paths Summary
27. Clock Status Summary
28. Unconstrained Input Ports
29. Unconstrained Output Ports
30. Unconstrained Input Ports
31. Unconstrained Output Ports
32. Timing Analyzer Messages
----------------
; Legal Notice ;
----------------
Copyright (C) 2019 Intel Corporation. All rights reserved.
Your use of Intel Corporation's design tools, logic functions
and other software and tools, and any partner logic
functions, and any output files from any of the foregoing
(including device programming or simulation files), and any
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the sole purpose of programming logic devices manufactured by
Intel and sold by Intel or its authorized distributors. Please
refer to the applicable agreement for further details, at
https://fpgasoftware.intel.com/eula.
+-----------------------------------------------------------------------------+
; Timing Analyzer Summary ;
+-----------------------+-----------------------------------------------------+
; Quartus Prime Version ; Version 19.1.0 Build 670 09/22/2019 SJ Lite Edition ;
; Timing Analyzer ; Legacy Timing Analyzer ;
; Revision Name ; RAM2GS ;
; Device Family ; MAX II ;
; Device Name ; EPM240T100C5 ;
; Timing Models ; Final ;
; Delay Model ; Slow Model ;
; Rise/Fall Delays ; Unavailable ;
+-----------------------+-----------------------------------------------------+
+------------------------------------------+
; Parallel Compilation ;
+----------------------------+-------------+
; Processors ; Number ;
+----------------------------+-------------+
; Number detected on machine ; 8 ;
; Maximum allowed ; 4 ;
; ; ;
; Average used ; 1.00 ;
; Maximum used ; 2 ;
; ; ;
; Usage by Processor ; % Time Used ;
; Processor 1 ; 100.0% ;
; Processor 2 ; 0.0% ;
+----------------------------+-------------+
+--------------------------------------------------------------------------------+
; SDC File List ;
+--------------------------------------------+--------+--------------------------+
; SDC File Path ; Status ; Read at ;
+--------------------------------------------+--------+--------------------------+
; //ZaneMac/Repos/RAM2GS/CPLD/RAM2GS.sdc ; OK ; Sat Aug 19 22:00:23 2023 ;
; //ZaneMac/Repos/RAM2GS/CPLD/RAM2GS-MAX.sdc ; OK ; Sat Aug 19 22:00:24 2023 ;
+--------------------------------------------+--------+--------------------------+
+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clocks ;
+------------+------+---------+-----------+-------+---------+------------+-----------+-------------+-------+--------+-----------+------------+----------+--------+--------+-----------+
; Clock Name ; Type ; Period ; Frequency ; Rise ; Fall ; Duty Cycle ; Divide by ; Multiply by ; Phase ; Offset ; Edge List ; Edge Shift ; Inverted ; Master ; Source ; Targets ;
+------------+------+---------+-----------+-------+---------+------------+-----------+-------------+-------+--------+-----------+------------+----------+--------+--------+-----------+
; ARCLK ; Base ; 200.000 ; 5.0 MHz ; 0.000 ; 100.000 ; ; ; ; ; ; ; ; ; ; ; { ARCLK } ;
; DRCLK ; Base ; 200.000 ; 5.0 MHz ; 0.000 ; 100.000 ; ; ; ; ; ; ; ; ; ; ; { DRCLK } ;
; nCCAS ; Base ; 350.000 ; 2.86 MHz ; 0.000 ; 175.000 ; ; ; ; ; ; ; ; ; ; ; { nCCAS } ;
; nCRAS ; Base ; 350.000 ; 2.86 MHz ; 0.000 ; 175.000 ; ; ; ; ; ; ; ; ; ; ; { nCRAS } ;
; PHI2 ; Base ; 350.000 ; 2.86 MHz ; 0.000 ; 175.000 ; ; ; ; ; ; ; ; ; ; ; { PHI2 } ;
; RCLK ; Base ; 16.000 ; 62.5 MHz ; 0.000 ; 8.000 ; ; ; ; ; ; ; ; ; ; ; { RCLK } ;
+------------+------+---------+-----------+-------+---------+------------+-----------+-------------+-------+--------+-----------+------------+----------+--------+--------+-----------+
+-------------------------------------------------+
; Fmax Summary ;
+-----------+-----------------+------------+------+
; Fmax ; Restricted Fmax ; Clock Name ; Note ;
+-----------+-----------------+------------+------+
; 10.0 MHz ; 10.0 MHz ; ARCLK ; ;
; 10.0 MHz ; 10.0 MHz ; DRCLK ; ;
; 35.93 MHz ; 35.93 MHz ; PHI2 ; ;
; 87.43 MHz ; 87.43 MHz ; RCLK ; ;
+-----------+-----------------+------------+------+
This panel reports FMAX for every clock in the design, regardless of the user-specified clock periods. FMAX is only computed for paths where the source and destination registers or ports are driven by the same clock. Paths of different clocks, including generated clocks, are ignored. For paths between a clock and its inversion, FMAX is computed as if the rising and falling edges are scaled along with FMAX, such that the duty cycle (in terms of a percentage) is maintained. Altera recommends that you always use clock constraints and other slack reports for sign-off analysis.
+---------------------------------+
; Setup Summary ;
+-------+---------+---------------+
; Clock ; Slack ; End Point TNS ;
+-------+---------+---------------+
; DRCLK ; -15.744 ; -15.744 ;
; ARCLK ; -15.723 ; -15.723 ;
; RCLK ; -7.153 ; -69.927 ;
; nCRAS ; 0.358 ; 0.000 ;
; PHI2 ; 0.545 ; 0.000 ;
+-------+---------+---------------+
+---------------------------------+
; Hold Summary ;
+-------+---------+---------------+
; Clock ; Slack ; End Point TNS ;
+-------+---------+---------------+
; ARCLK ; -16.277 ; -16.277 ;
; DRCLK ; -16.276 ; -16.276 ;
; PHI2 ; -0.517 ; -1.433 ;
; nCRAS ; 0.177 ; 0.000 ;
; RCLK ; 1.111 ; 0.000 ;
+-------+---------+---------------+
--------------------
; Recovery Summary ;
--------------------
No paths to report.
-------------------
; Removal Summary ;
-------------------
No paths to report.
+---------------------------------+
; Minimum Pulse Width Summary ;
+-------+---------+---------------+
; Clock ; Slack ; End Point TNS ;
+-------+---------+---------------+
; RCLK ; 7.734 ; 0.000 ;
; ARCLK ; 70.000 ; 0.000 ;
; DRCLK ; 70.000 ; 0.000 ;
; PHI2 ; 174.734 ; 0.000 ;
; nCCAS ; 174.734 ; 0.000 ;
; nCRAS ; 174.734 ; 0.000 ;
+-------+---------+---------------+
+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Setup: 'DRCLK' ;
+---------+---------------------------------------------------------------------------------------------+---------------------------------------------------------------------------------------------+--------------+-------------+--------------+------------+------------+
; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
+---------+---------------------------------------------------------------------------------------------+---------------------------------------------------------------------------------------------+--------------+-------------+--------------+------------+------------+
; -15.744 ; DRDIn ; UFM:UFM_inst|UFM_altufm_none_unv:UFM_altufm_none_unv_component|wire_maxii_ufm_block1_drdout ; RCLK ; DRCLK ; 8.000 ; -2.195 ; 1.549 ;
; -15.724 ; DRShift ; UFM:UFM_inst|UFM_altufm_none_unv:UFM_altufm_none_unv_component|wire_maxii_ufm_block1_drdout ; RCLK ; DRCLK ; 8.000 ; -2.195 ; 1.529 ;
; 100.000 ; UFM:UFM_inst|UFM_altufm_none_unv:UFM_altufm_none_unv_component|wire_maxii_ufm_block1_drdout ; UFM:UFM_inst|UFM_altufm_none_unv:UFM_altufm_none_unv_component|wire_maxii_ufm_block1_drdout ; DRCLK ; DRCLK ; 200.000 ; 0.000 ; 80.000 ;
+---------+---------------------------------------------------------------------------------------------+---------------------------------------------------------------------------------------------+--------------+-------------+--------------+------------+------------+
+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Setup: 'ARCLK' ;
+---------+---------------------------------------------------------------------------------------------------------+---------------------------------------------------------------------------------------------------------+--------------+-------------+--------------+------------+------------+
; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
+---------+---------------------------------------------------------------------------------------------------------+---------------------------------------------------------------------------------------------------------+--------------+-------------+--------------+------------+------------+
; -15.723 ; ARShift ; UFM:UFM_inst|UFM_altufm_none_unv:UFM_altufm_none_unv_component|maxii_ufm_block1~OBSERVABLEADDRESSREGOUT ; RCLK ; ARCLK ; 8.000 ; -1.619 ; 2.104 ;
; 100.000 ; UFM:UFM_inst|UFM_altufm_none_unv:UFM_altufm_none_unv_component|maxii_ufm_block1~OBSERVABLEADDRESSREGOUT ; UFM:UFM_inst|UFM_altufm_none_unv:UFM_altufm_none_unv_component|maxii_ufm_block1~OBSERVABLEADDRESSREGOUT ; ARCLK ; ARCLK ; 200.000 ; 0.000 ; 80.000 ;
+---------+---------------------------------------------------------------------------------------------------------+---------------------------------------------------------------------------------------------------------+--------------+-------------+--------------+------------+------------+
+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Setup: 'RCLK' ;
+--------+---------------------------------------------------------------------------------------------+-------------+--------------+-------------+--------------+------------+------------+
; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
+--------+---------------------------------------------------------------------------------------------+-------------+--------------+-------------+--------------+------------+------------+
; -7.153 ; FWEr ; nRCAS~reg0 ; nCRAS ; RCLK ; 1.000 ; -2.607 ; 5.213 ;
; -7.077 ; FWEr ; nRowColSel ; nCRAS ; RCLK ; 1.000 ; -2.607 ; 5.137 ;
; -6.989 ; FWEr ; nRWE~reg0 ; nCRAS ; RCLK ; 1.000 ; -2.607 ; 5.049 ;
; -6.783 ; FWEr ; nRCS~reg0 ; nCRAS ; RCLK ; 1.000 ; -2.607 ; 4.843 ;
; -6.655 ; CBR ; nRCS~reg0 ; nCRAS ; RCLK ; 1.000 ; -2.607 ; 4.715 ;
; -6.568 ; CBR ; nRCAS~reg0 ; nCRAS ; RCLK ; 1.000 ; -2.607 ; 4.628 ;
; -6.492 ; CBR ; nRowColSel ; nCRAS ; RCLK ; 1.000 ; -2.607 ; 4.552 ;
; -6.404 ; CBR ; nRWE~reg0 ; nCRAS ; RCLK ; 1.000 ; -2.607 ; 4.464 ;
; -6.343 ; CmdSubmitted ; DRDIn ; PHI2 ; RCLK ; 1.000 ; -3.158 ; 3.852 ;
; -6.343 ; CmdSubmitted ; DRCLK ; PHI2 ; RCLK ; 1.000 ; -3.158 ; 3.852 ;
; -6.334 ; CBR ; RCKEEN ; nCRAS ; RCLK ; 1.000 ; -2.607 ; 4.394 ;
; -6.220 ; FWEr ; RCKEEN ; nCRAS ; RCLK ; 1.000 ; -2.607 ; 4.280 ;
; -5.605 ; CmdSubmitted ; LEDEN ; PHI2 ; RCLK ; 1.000 ; -3.158 ; 3.114 ;
; -5.599 ; CmdSubmitted ; n8MEGEN ; PHI2 ; RCLK ; 1.000 ; -3.158 ; 3.108 ;
; -5.577 ; CmdDRCLK ; DRCLK ; PHI2 ; RCLK ; 1.000 ; -3.158 ; 3.086 ;
; -5.296 ; CmdDRDIn ; DRDIn ; PHI2 ; RCLK ; 1.000 ; -3.158 ; 2.805 ;
; -5.243 ; Cmdn8MEGEN ; n8MEGEN ; PHI2 ; RCLK ; 1.000 ; -3.158 ; 2.752 ;
; -5.224 ; CmdLEDEN ; LEDEN ; PHI2 ; RCLK ; 1.000 ; -3.158 ; 2.733 ;
; -4.658 ; CmdUFMPrgm ; UFMErase ; PHI2 ; RCLK ; 1.000 ; -3.158 ; 2.167 ;
; -4.655 ; CmdUFMPrgm ; UFMProgram ; PHI2 ; RCLK ; 1.000 ; -3.158 ; 2.164 ;
; -4.396 ; CmdUFMErase ; UFMErase ; PHI2 ; RCLK ; 1.000 ; -3.158 ; 1.905 ;
; -4.393 ; CmdUFMErase ; UFMProgram ; PHI2 ; RCLK ; 1.000 ; -3.158 ; 1.902 ;
; -0.901 ; PHI2 ; PHI2r ; PHI2 ; RCLK ; 1.000 ; 3.348 ; 4.916 ;
; -0.822 ; nCRAS ; RASr ; nCRAS ; RCLK ; 1.000 ; 3.348 ; 4.837 ;
; -0.665 ; nCCAS ; CASr ; nCCAS ; RCLK ; 1.000 ; 3.348 ; 4.680 ;
; 0.099 ; PHI2 ; PHI2r ; PHI2 ; RCLK ; 2.000 ; 3.348 ; 4.916 ;
; 0.178 ; nCRAS ; RASr ; nCRAS ; RCLK ; 2.000 ; 3.348 ; 4.837 ;
; 0.335 ; nCCAS ; CASr ; nCCAS ; RCLK ; 2.000 ; 3.348 ; 4.680 ;
; 1.951 ; UFM:UFM_inst|UFM_altufm_none_unv:UFM_altufm_none_unv_component|wire_maxii_ufm_block1_drdout ; UFMD ; DRCLK ; RCLK ; 8.000 ; 2.195 ; 7.911 ;
; 1.973 ; UFM:UFM_inst|UFM_altufm_none_unv:UFM_altufm_none_unv_component|wire_maxii_ufm_block1_drdout ; n8MEGEN ; DRCLK ; RCLK ; 8.000 ; 2.195 ; 7.889 ;
; 1.975 ; UFM:UFM_inst|UFM_altufm_none_unv:UFM_altufm_none_unv_component|wire_maxii_ufm_block1_drdout ; LEDEN ; DRCLK ; RCLK ; 8.000 ; 2.195 ; 7.887 ;
; 4.562 ; Ready ; n8MEGEN ; RCLK ; RCLK ; 16.000 ; 0.000 ; 11.105 ;
; 4.647 ; InitReady ; nRWE~reg0 ; RCLK ; RCLK ; 16.000 ; 0.000 ; 11.020 ;
; 4.845 ; InitReady ; nRCS~reg0 ; RCLK ; RCLK ; 16.000 ; 0.000 ; 10.822 ;
; 4.945 ; S[0] ; nRWE~reg0 ; RCLK ; RCLK ; 16.000 ; 0.000 ; 10.722 ;
; 5.143 ; S[0] ; nRCS~reg0 ; RCLK ; RCLK ; 16.000 ; 0.000 ; 10.524 ;
; 5.168 ; FS[17] ; n8MEGEN ; RCLK ; RCLK ; 16.000 ; 0.000 ; 10.499 ;
; 5.459 ; FS[17] ; LEDEN ; RCLK ; RCLK ; 16.000 ; 0.000 ; 10.208 ;
; 5.603 ; S[1] ; nRWE~reg0 ; RCLK ; RCLK ; 16.000 ; 0.000 ; 10.064 ;
; 5.801 ; S[1] ; nRCS~reg0 ; RCLK ; RCLK ; 16.000 ; 0.000 ; 9.866 ;
; 6.158 ; FS[0] ; n8MEGEN ; RCLK ; RCLK ; 16.000 ; 0.000 ; 9.509 ;
; 6.164 ; InitReady ; RA10 ; RCLK ; RCLK ; 16.000 ; 0.000 ; 9.503 ;
; 6.298 ; FS[16] ; n8MEGEN ; RCLK ; RCLK ; 16.000 ; 0.000 ; 9.369 ;
; 6.441 ; FS[2] ; n8MEGEN ; RCLK ; RCLK ; 16.000 ; 0.000 ; 9.226 ;
; 6.462 ; S[0] ; RA10 ; RCLK ; RCLK ; 16.000 ; 0.000 ; 9.205 ;
; 6.496 ; FS[17] ; UFMInitDone ; RCLK ; RCLK ; 16.000 ; 0.000 ; 9.171 ;
; 6.589 ; FS[16] ; LEDEN ; RCLK ; RCLK ; 16.000 ; 0.000 ; 9.078 ;
; 6.614 ; InitReady ; nRCAS~reg0 ; RCLK ; RCLK ; 16.000 ; 0.000 ; 9.053 ;
; 6.620 ; FS[1] ; n8MEGEN ; RCLK ; RCLK ; 16.000 ; 0.000 ; 9.047 ;
; 6.752 ; FS[17] ; DRShift ; RCLK ; RCLK ; 16.000 ; 0.000 ; 8.915 ;
; 6.762 ; FS[12] ; UFMInitDone ; RCLK ; RCLK ; 16.000 ; 0.000 ; 8.905 ;
; 6.794 ; FS[7] ; n8MEGEN ; RCLK ; RCLK ; 16.000 ; 0.000 ; 8.873 ;
; 6.910 ; FS[11] ; UFMInitDone ; RCLK ; RCLK ; 16.000 ; 0.000 ; 8.757 ;
; 6.912 ; S[0] ; nRCAS~reg0 ; RCLK ; RCLK ; 16.000 ; 0.000 ; 8.755 ;
; 7.065 ; FS[17] ; DRCLK ; RCLK ; RCLK ; 16.000 ; 0.000 ; 8.602 ;
; 7.081 ; FS[12] ; UFMReqErase ; RCLK ; RCLK ; 16.000 ; 0.000 ; 8.586 ;
; 7.090 ; FS[13] ; UFMInitDone ; RCLK ; RCLK ; 16.000 ; 0.000 ; 8.577 ;
; 7.120 ; S[1] ; RA10 ; RCLK ; RCLK ; 16.000 ; 0.000 ; 8.547 ;
; 7.121 ; UFMInitDone ; n8MEGEN ; RCLK ; RCLK ; 16.000 ; 0.000 ; 8.546 ;
; 7.140 ; InitReady ; IS[2] ; RCLK ; RCLK ; 16.000 ; 0.000 ; 8.527 ;
; 7.151 ; FS[5] ; n8MEGEN ; RCLK ; RCLK ; 16.000 ; 0.000 ; 8.516 ;
; 7.180 ; Ready ; UFMD ; RCLK ; RCLK ; 16.000 ; 0.000 ; 8.487 ;
; 7.229 ; FS[11] ; UFMReqErase ; RCLK ; RCLK ; 16.000 ; 0.000 ; 8.438 ;
; 7.264 ; FS[7] ; LEDEN ; RCLK ; RCLK ; 16.000 ; 0.000 ; 8.403 ;
; 7.377 ; FS[17] ; ARCLK ; RCLK ; RCLK ; 16.000 ; 0.000 ; 8.290 ;
; 7.380 ; FS[17] ; UFMReqErase ; RCLK ; RCLK ; 16.000 ; 0.000 ; 8.287 ;
; 7.382 ; IS[2] ; nRCS~reg0 ; RCLK ; RCLK ; 16.000 ; 0.000 ; 8.285 ;
; 7.385 ; RASr2 ; nRWE~reg0 ; RCLK ; RCLK ; 16.000 ; 0.000 ; 8.282 ;
; 7.409 ; FS[13] ; UFMReqErase ; RCLK ; RCLK ; 16.000 ; 0.000 ; 8.258 ;
; 7.412 ; UFMInitDone ; LEDEN ; RCLK ; RCLK ; 16.000 ; 0.000 ; 8.255 ;
; 7.438 ; S[0] ; IS[2] ; RCLK ; RCLK ; 16.000 ; 0.000 ; 8.229 ;
; 7.447 ; FS[10] ; UFMInitDone ; RCLK ; RCLK ; 16.000 ; 0.000 ; 8.220 ;
; 7.479 ; FS[4] ; LEDEN ; RCLK ; RCLK ; 16.000 ; 0.000 ; 8.188 ;
; 7.506 ; IS[1] ; nRCS~reg0 ; RCLK ; RCLK ; 16.000 ; 0.000 ; 8.161 ;
; 7.558 ; FS[6] ; n8MEGEN ; RCLK ; RCLK ; 16.000 ; 0.000 ; 8.109 ;
; 7.570 ; S[1] ; nRCAS~reg0 ; RCLK ; RCLK ; 16.000 ; 0.000 ; 8.097 ;
; 7.583 ; RASr2 ; nRCS~reg0 ; RCLK ; RCLK ; 16.000 ; 0.000 ; 8.084 ;
; 7.606 ; FS[6] ; LEDEN ; RCLK ; RCLK ; 16.000 ; 0.000 ; 8.061 ;
; 7.626 ; FS[16] ; UFMInitDone ; RCLK ; RCLK ; 16.000 ; 0.000 ; 8.041 ;
; 7.641 ; InitReady ; IS[3] ; RCLK ; RCLK ; 16.000 ; 0.000 ; 8.026 ;
; 7.645 ; InitReady ; IS[1] ; RCLK ; RCLK ; 16.000 ; 0.000 ; 8.022 ;
; 7.711 ; S[0] ; Ready ; RCLK ; RCLK ; 16.000 ; 0.000 ; 7.956 ;
; 7.762 ; RASr2 ; nRCAS~reg0 ; RCLK ; RCLK ; 16.000 ; 0.000 ; 7.905 ;
; 7.766 ; FS[10] ; UFMReqErase ; RCLK ; RCLK ; 16.000 ; 0.000 ; 7.901 ;
; 7.786 ; FS[17] ; UFMD ; RCLK ; RCLK ; 16.000 ; 0.000 ; 7.881 ;
; 7.871 ; FS[3] ; n8MEGEN ; RCLK ; RCLK ; 16.000 ; 0.000 ; 7.796 ;
; 7.882 ; FS[16] ; DRShift ; RCLK ; RCLK ; 16.000 ; 0.000 ; 7.785 ;
; 7.939 ; S[0] ; IS[3] ; RCLK ; RCLK ; 16.000 ; 0.000 ; 7.728 ;
; 7.943 ; S[0] ; IS[1] ; RCLK ; RCLK ; 16.000 ; 0.000 ; 7.724 ;
; 7.961 ; InitReady ; nRRAS~reg0 ; RCLK ; RCLK ; 16.000 ; 0.000 ; 7.706 ;
; 8.058 ; FS[15] ; UFMInitDone ; RCLK ; RCLK ; 16.000 ; 0.000 ; 7.609 ;
; 8.072 ; IS[3] ; nRCS~reg0 ; RCLK ; RCLK ; 16.000 ; 0.000 ; 7.595 ;
; 8.096 ; S[1] ; IS[2] ; RCLK ; RCLK ; 16.000 ; 0.000 ; 7.571 ;
; 8.130 ; FS[7] ; DRShift ; RCLK ; RCLK ; 16.000 ; 0.000 ; 7.537 ;
; 8.195 ; FS[16] ; DRCLK ; RCLK ; RCLK ; 16.000 ; 0.000 ; 7.472 ;
; 8.203 ; Ready ; nRCS~reg0 ; RCLK ; RCLK ; 16.000 ; 0.000 ; 7.464 ;
; 8.221 ; FS[14] ; UFMInitDone ; RCLK ; RCLK ; 16.000 ; 0.000 ; 7.446 ;
; 8.259 ; S[0] ; nRRAS~reg0 ; RCLK ; RCLK ; 16.000 ; 0.000 ; 7.408 ;
; 8.301 ; FS[7] ; UFMInitDone ; RCLK ; RCLK ; 16.000 ; 0.000 ; 7.366 ;
; 8.309 ; FS[5] ; LEDEN ; RCLK ; RCLK ; 16.000 ; 0.000 ; 7.358 ;
+--------+---------------------------------------------------------------------------------------------+-------------+--------------+-------------+--------------+------------+------------+
+---------------------------------------------------------------------------------------------------------+
; Setup: 'nCRAS' ;
+---------+-----------+-------------+--------------+-------------+--------------+------------+------------+
; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
+---------+-----------+-------------+--------------+-------------+--------------+------------+------------+
; 0.358 ; Ready ; RBA[0]~reg0 ; RCLK ; nCRAS ; 1.000 ; 2.607 ; 2.916 ;
; 0.779 ; Ready ; RowA[9] ; RCLK ; nCRAS ; 1.000 ; 2.607 ; 2.495 ;
; 0.780 ; Ready ; RBA[1]~reg0 ; RCLK ; nCRAS ; 1.000 ; 2.607 ; 2.494 ;
; 0.789 ; Ready ; RowA[4] ; RCLK ; nCRAS ; 1.000 ; 2.607 ; 2.485 ;
; 0.789 ; Ready ; RowA[6] ; RCLK ; nCRAS ; 1.000 ; 2.607 ; 2.485 ;
; 0.790 ; Ready ; RowA[7] ; RCLK ; nCRAS ; 1.000 ; 2.607 ; 2.484 ;
; 0.791 ; Ready ; RowA[3] ; RCLK ; nCRAS ; 1.000 ; 2.607 ; 2.483 ;
; 1.260 ; Ready ; RowA[2] ; RCLK ; nCRAS ; 1.000 ; 2.607 ; 2.014 ;
; 1.260 ; Ready ; RowA[5] ; RCLK ; nCRAS ; 1.000 ; 2.607 ; 2.014 ;
; 1.261 ; Ready ; RowA[0] ; RCLK ; nCRAS ; 1.000 ; 2.607 ; 2.013 ;
; 1.264 ; Ready ; RowA[8] ; RCLK ; nCRAS ; 1.000 ; 2.607 ; 2.010 ;
; 1.269 ; Ready ; RowA[1] ; RCLK ; nCRAS ; 1.000 ; 2.607 ; 2.005 ;
; 173.113 ; nCCAS ; CBR ; nCCAS ; nCRAS ; 175.000 ; 5.955 ; 7.509 ;
; 348.113 ; nCCAS ; CBR ; nCCAS ; nCRAS ; 350.000 ; 5.955 ; 7.509 ;
+---------+-----------+-------------+--------------+-------------+--------------+------------+------------+
+----------------------------------------------------------------------------------------------------------+
; Setup: 'PHI2' ;
+---------+-----------+--------------+--------------+-------------+--------------+------------+------------+
; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
+---------+-----------+--------------+--------------+-------------+--------------+------------+------------+
; 0.545 ; LEDEN ; XOR8MEG ; RCLK ; PHI2 ; 1.000 ; 3.158 ; 3.280 ;
; 1.198 ; Ready ; RA11 ; RCLK ; PHI2 ; 2.000 ; 3.158 ; 3.627 ;
; 1.883 ; n8MEGEN ; RA11 ; RCLK ; PHI2 ; 2.000 ; 3.158 ; 2.942 ;
; 1.925 ; LEDEN ; CmdLEDEN ; RCLK ; PHI2 ; 1.000 ; 3.158 ; 1.900 ;
; 1.963 ; n8MEGEN ; Cmdn8MEGEN ; RCLK ; PHI2 ; 1.000 ; 3.158 ; 1.862 ;
; 161.083 ; Bank[6] ; CmdUFMErase ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 13.584 ;
; 161.083 ; Bank[6] ; CmdUFMPrgm ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 13.584 ;
; 161.083 ; Bank[6] ; CmdDRCLK ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 13.584 ;
; 161.249 ; Bank[7] ; CmdUFMErase ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 13.418 ;
; 161.249 ; Bank[7] ; CmdUFMPrgm ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 13.418 ;
; 161.249 ; Bank[7] ; CmdDRCLK ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 13.418 ;
; 161.787 ; Bank[5] ; CmdUFMErase ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 12.880 ;
; 161.787 ; Bank[5] ; CmdUFMPrgm ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 12.880 ;
; 161.787 ; Bank[5] ; CmdDRCLK ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 12.880 ;
; 161.798 ; Bank[6] ; CmdLEDEN ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 12.869 ;
; 161.798 ; Bank[6] ; CmdSubmitted ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 12.869 ;
; 161.798 ; Bank[6] ; Cmdn8MEGEN ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 12.869 ;
; 161.964 ; Bank[7] ; CmdLEDEN ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 12.703 ;
; 161.964 ; Bank[7] ; CmdSubmitted ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 12.703 ;
; 161.964 ; Bank[7] ; Cmdn8MEGEN ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 12.703 ;
; 162.217 ; Bank[6] ; CmdDRDIn ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 12.450 ;
; 162.289 ; Bank[4] ; CmdUFMErase ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 12.378 ;
; 162.289 ; Bank[4] ; CmdUFMPrgm ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 12.378 ;
; 162.289 ; Bank[4] ; CmdDRCLK ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 12.378 ;
; 162.359 ; Bank[2] ; CmdUFMErase ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 12.308 ;
; 162.359 ; Bank[2] ; CmdUFMPrgm ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 12.308 ;
; 162.359 ; Bank[2] ; CmdDRCLK ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 12.308 ;
; 162.383 ; Bank[7] ; CmdDRDIn ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 12.284 ;
; 162.502 ; Bank[5] ; CmdLEDEN ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 12.165 ;
; 162.502 ; Bank[5] ; CmdSubmitted ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 12.165 ;
; 162.502 ; Bank[5] ; Cmdn8MEGEN ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 12.165 ;
; 162.522 ; Bank[3] ; CmdUFMErase ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 12.145 ;
; 162.522 ; Bank[3] ; CmdUFMPrgm ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 12.145 ;
; 162.522 ; Bank[3] ; CmdDRCLK ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 12.145 ;
; 162.921 ; Bank[5] ; CmdDRDIn ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 11.746 ;
; 163.004 ; Bank[4] ; CmdLEDEN ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 11.663 ;
; 163.004 ; Bank[4] ; CmdSubmitted ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 11.663 ;
; 163.004 ; Bank[4] ; Cmdn8MEGEN ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 11.663 ;
; 163.056 ; Bank[1] ; CmdUFMErase ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 11.611 ;
; 163.056 ; Bank[1] ; CmdUFMPrgm ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 11.611 ;
; 163.056 ; Bank[1] ; CmdDRCLK ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 11.611 ;
; 163.074 ; Bank[2] ; CmdLEDEN ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 11.593 ;
; 163.074 ; Bank[2] ; CmdSubmitted ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 11.593 ;
; 163.074 ; Bank[2] ; Cmdn8MEGEN ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 11.593 ;
; 163.237 ; Bank[3] ; CmdLEDEN ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 11.430 ;
; 163.237 ; Bank[3] ; CmdSubmitted ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 11.430 ;
; 163.237 ; Bank[3] ; Cmdn8MEGEN ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 11.430 ;
; 163.423 ; Bank[4] ; CmdDRDIn ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 11.244 ;
; 163.493 ; Bank[2] ; CmdDRDIn ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 11.174 ;
; 163.570 ; Bank[0] ; CmdUFMErase ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 11.097 ;
; 163.570 ; Bank[0] ; CmdUFMPrgm ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 11.097 ;
; 163.570 ; Bank[0] ; CmdDRCLK ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 11.097 ;
; 163.656 ; Bank[3] ; CmdDRDIn ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 11.011 ;
; 163.771 ; Bank[1] ; CmdLEDEN ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 10.896 ;
; 163.771 ; Bank[1] ; CmdSubmitted ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 10.896 ;
; 163.771 ; Bank[1] ; Cmdn8MEGEN ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 10.896 ;
; 163.824 ; Bank[6] ; XOR8MEG ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 10.843 ;
; 163.990 ; Bank[7] ; XOR8MEG ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 10.677 ;
; 164.000 ; Bank[6] ; UFMOscEN ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 10.667 ;
; 164.000 ; Bank[6] ; CmdEnable ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 10.667 ;
; 164.166 ; Bank[7] ; UFMOscEN ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 10.501 ;
; 164.166 ; Bank[7] ; CmdEnable ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 10.501 ;
; 164.190 ; Bank[1] ; CmdDRDIn ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 10.477 ;
; 164.285 ; Bank[0] ; CmdLEDEN ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 10.382 ;
; 164.285 ; Bank[0] ; CmdSubmitted ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 10.382 ;
; 164.285 ; Bank[0] ; Cmdn8MEGEN ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 10.382 ;
; 164.528 ; Bank[5] ; XOR8MEG ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 10.139 ;
; 164.704 ; Bank[0] ; CmdDRDIn ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 9.963 ;
; 164.704 ; Bank[5] ; UFMOscEN ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 9.963 ;
; 164.704 ; Bank[5] ; CmdEnable ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 9.963 ;
; 165.030 ; Bank[4] ; XOR8MEG ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 9.637 ;
; 165.100 ; Bank[2] ; XOR8MEG ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 9.567 ;
; 165.206 ; Bank[4] ; UFMOscEN ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 9.461 ;
; 165.206 ; Bank[4] ; CmdEnable ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 9.461 ;
; 165.263 ; Bank[3] ; XOR8MEG ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 9.404 ;
; 165.276 ; Bank[2] ; UFMOscEN ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 9.391 ;
; 165.276 ; Bank[2] ; CmdEnable ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 9.391 ;
; 165.439 ; Bank[3] ; UFMOscEN ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 9.228 ;
; 165.439 ; Bank[3] ; CmdEnable ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 9.228 ;
; 165.797 ; Bank[1] ; XOR8MEG ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 8.870 ;
; 165.951 ; Bank[6] ; ADSubmitted ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 8.716 ;
; 165.951 ; Bank[6] ; C1Submitted ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 8.716 ;
; 165.973 ; Bank[1] ; UFMOscEN ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 8.694 ;
; 165.973 ; Bank[1] ; CmdEnable ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 8.694 ;
; 166.117 ; Bank[7] ; ADSubmitted ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 8.550 ;
; 166.117 ; Bank[7] ; C1Submitted ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 8.550 ;
; 166.311 ; Bank[0] ; XOR8MEG ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 8.356 ;
; 166.487 ; Bank[0] ; UFMOscEN ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 8.180 ;
; 166.487 ; Bank[0] ; CmdEnable ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 8.180 ;
; 166.655 ; Bank[5] ; ADSubmitted ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 8.012 ;
; 166.655 ; Bank[5] ; C1Submitted ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 8.012 ;
; 167.157 ; Bank[4] ; ADSubmitted ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 7.510 ;
; 167.157 ; Bank[4] ; C1Submitted ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 7.510 ;
; 167.227 ; Bank[2] ; ADSubmitted ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 7.440 ;
; 167.227 ; Bank[2] ; C1Submitted ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 7.440 ;
; 167.390 ; Bank[3] ; ADSubmitted ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 7.277 ;
; 167.390 ; Bank[3] ; C1Submitted ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 7.277 ;
; 167.924 ; Bank[1] ; ADSubmitted ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 6.743 ;
; 167.924 ; Bank[1] ; C1Submitted ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 6.743 ;
; 168.438 ; Bank[0] ; ADSubmitted ; PHI2 ; PHI2 ; 175.000 ; 0.000 ; 6.229 ;
+---------+-----------+--------------+--------------+-------------+--------------+------------+------------+
+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Hold: 'ARCLK' ;
+---------+---------------------------------------------------------------------------------------------------------+---------------------------------------------------------------------------------------------------------+--------------+-------------+--------------+------------+------------+
; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
+---------+---------------------------------------------------------------------------------------------------------+---------------------------------------------------------------------------------------------------------+--------------+-------------+--------------+------------+------------+
; -16.277 ; ARShift ; UFM:UFM_inst|UFM_altufm_none_unv:UFM_altufm_none_unv_component|maxii_ufm_block1~OBSERVABLEADDRESSREGOUT ; RCLK ; ARCLK ; 0.000 ; -1.619 ; 2.104 ;
; 60.000 ; UFM:UFM_inst|UFM_altufm_none_unv:UFM_altufm_none_unv_component|maxii_ufm_block1~OBSERVABLEADDRESSREGOUT ; UFM:UFM_inst|UFM_altufm_none_unv:UFM_altufm_none_unv_component|maxii_ufm_block1~OBSERVABLEADDRESSREGOUT ; ARCLK ; ARCLK ; 0.000 ; 0.000 ; 80.000 ;
+---------+---------------------------------------------------------------------------------------------------------+---------------------------------------------------------------------------------------------------------+--------------+-------------+--------------+------------+------------+
+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Hold: 'DRCLK' ;
+---------+---------------------------------------------------------------------------------------------+---------------------------------------------------------------------------------------------+--------------+-------------+--------------+------------+------------+
; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
+---------+---------------------------------------------------------------------------------------------+---------------------------------------------------------------------------------------------+--------------+-------------+--------------+------------+------------+
; -16.276 ; DRShift ; UFM:UFM_inst|UFM_altufm_none_unv:UFM_altufm_none_unv_component|wire_maxii_ufm_block1_drdout ; RCLK ; DRCLK ; 0.000 ; -2.195 ; 1.529 ;
; -16.256 ; DRDIn ; UFM:UFM_inst|UFM_altufm_none_unv:UFM_altufm_none_unv_component|wire_maxii_ufm_block1_drdout ; RCLK ; DRCLK ; 0.000 ; -2.195 ; 1.549 ;
; 60.000 ; UFM:UFM_inst|UFM_altufm_none_unv:UFM_altufm_none_unv_component|wire_maxii_ufm_block1_drdout ; UFM:UFM_inst|UFM_altufm_none_unv:UFM_altufm_none_unv_component|wire_maxii_ufm_block1_drdout ; DRCLK ; DRCLK ; 0.000 ; 0.000 ; 80.000 ;
+---------+---------------------------------------------------------------------------------------------+---------------------------------------------------------------------------------------------+--------------+-------------+--------------+------------+------------+
+------------------------------------------------------------------------------------------------------------+
; Hold: 'PHI2' ;
+---------+-------------+--------------+--------------+-------------+--------------+------------+------------+
; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
+---------+-------------+--------------+--------------+-------------+--------------+------------+------------+
; -0.517 ; n8MEGEN ; Cmdn8MEGEN ; RCLK ; PHI2 ; -1.000 ; 3.158 ; 1.862 ;
; -0.479 ; LEDEN ; CmdLEDEN ; RCLK ; PHI2 ; -1.000 ; 3.158 ; 1.900 ;
; -0.437 ; n8MEGEN ; RA11 ; RCLK ; PHI2 ; 0.000 ; 3.158 ; 2.942 ;
; 0.248 ; Ready ; RA11 ; RCLK ; PHI2 ; 0.000 ; 3.158 ; 3.627 ;
; 0.901 ; LEDEN ; XOR8MEG ; RCLK ; PHI2 ; -1.000 ; 3.158 ; 3.280 ;
; 1.668 ; UFMOscEN ; UFMOscEN ; PHI2 ; PHI2 ; 0.000 ; 0.000 ; 1.889 ;
; 1.909 ; XOR8MEG ; XOR8MEG ; PHI2 ; PHI2 ; 0.000 ; 0.000 ; 2.130 ;
; 2.134 ; CmdEnable ; CmdEnable ; PHI2 ; PHI2 ; 0.000 ; 0.000 ; 2.355 ;
; 2.332 ; C1Submitted ; UFMOscEN ; PHI2 ; PHI2 ; 0.000 ; 0.000 ; 2.553 ;
; 2.332 ; C1Submitted ; CmdEnable ; PHI2 ; PHI2 ; 0.000 ; 0.000 ; 2.553 ;
; 4.449 ; CmdEnable ; XOR8MEG ; PHI2 ; PHI2 ; 0.000 ; 0.000 ; 4.670 ;
; 5.001 ; ADSubmitted ; UFMOscEN ; PHI2 ; PHI2 ; 0.000 ; 0.000 ; 5.222 ;
; 5.001 ; ADSubmitted ; CmdEnable ; PHI2 ; PHI2 ; 0.000 ; 0.000 ; 5.222 ;
; 6.056 ; CmdEnable ; CmdDRDIn ; PHI2 ; PHI2 ; 0.000 ; 0.000 ; 6.277 ;
; 6.475 ; CmdEnable ; CmdLEDEN ; PHI2 ; PHI2 ; 0.000 ; 0.000 ; 6.696 ;
; 6.475 ; CmdEnable ; CmdSubmitted ; PHI2 ; PHI2 ; 0.000 ; 0.000 ; 6.696 ;
; 6.475 ; CmdEnable ; Cmdn8MEGEN ; PHI2 ; PHI2 ; 0.000 ; 0.000 ; 6.696 ;
; 7.190 ; CmdEnable ; CmdUFMErase ; PHI2 ; PHI2 ; 0.000 ; 0.000 ; 7.411 ;
; 7.190 ; CmdEnable ; CmdUFMPrgm ; PHI2 ; PHI2 ; 0.000 ; 0.000 ; 7.411 ;
; 7.190 ; CmdEnable ; CmdDRCLK ; PHI2 ; PHI2 ; 0.000 ; 0.000 ; 7.411 ;
; 178.853 ; XOR8MEG ; RA11 ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 4.074 ;
; 179.466 ; Bank[0] ; ADSubmitted ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 4.687 ;
; 179.980 ; Bank[1] ; ADSubmitted ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 5.201 ;
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; 182.816 ; Bank[2] ; UFMOscEN ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 8.037 ;
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; 183.135 ; Bank[0] ; XOR8MEG ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 8.356 ;
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; 183.300 ; Bank[6] ; C1Submitted ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 8.521 ;
; 183.388 ; Bank[5] ; UFMOscEN ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 8.609 ;
; 183.400 ; Bank[6] ; CmdEnable ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 8.621 ;
; 183.649 ; Bank[1] ; XOR8MEG ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 8.870 ;
; 183.926 ; Bank[7] ; UFMOscEN ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 9.147 ;
; 184.092 ; Bank[6] ; UFMOscEN ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 9.313 ;
; 184.183 ; Bank[3] ; XOR8MEG ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 9.404 ;
; 184.346 ; Bank[2] ; XOR8MEG ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 9.567 ;
; 184.416 ; Bank[4] ; XOR8MEG ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 9.637 ;
; 184.742 ; Bank[0] ; CmdDRDIn ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 9.963 ;
; 184.918 ; Bank[5] ; XOR8MEG ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 10.139 ;
; 185.161 ; Bank[0] ; CmdLEDEN ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 10.382 ;
; 185.161 ; Bank[0] ; CmdSubmitted ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 10.382 ;
; 185.161 ; Bank[0] ; Cmdn8MEGEN ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 10.382 ;
; 185.256 ; Bank[1] ; CmdDRDIn ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 10.477 ;
; 185.456 ; Bank[7] ; XOR8MEG ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 10.677 ;
; 185.622 ; Bank[6] ; XOR8MEG ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 10.843 ;
; 185.675 ; Bank[1] ; CmdLEDEN ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 10.896 ;
; 185.675 ; Bank[1] ; CmdSubmitted ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 10.896 ;
; 185.675 ; Bank[1] ; Cmdn8MEGEN ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 10.896 ;
; 185.790 ; Bank[3] ; CmdDRDIn ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 11.011 ;
; 185.876 ; Bank[0] ; CmdUFMErase ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 11.097 ;
; 185.876 ; Bank[0] ; CmdUFMPrgm ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 11.097 ;
; 185.876 ; Bank[0] ; CmdDRCLK ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 11.097 ;
; 185.953 ; Bank[2] ; CmdDRDIn ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 11.174 ;
; 186.023 ; Bank[4] ; CmdDRDIn ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 11.244 ;
; 186.209 ; Bank[3] ; CmdLEDEN ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 11.430 ;
; 186.209 ; Bank[3] ; CmdSubmitted ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 11.430 ;
; 186.209 ; Bank[3] ; Cmdn8MEGEN ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 11.430 ;
; 186.372 ; Bank[2] ; CmdLEDEN ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 11.593 ;
; 186.372 ; Bank[2] ; CmdSubmitted ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 11.593 ;
; 186.372 ; Bank[2] ; Cmdn8MEGEN ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 11.593 ;
; 186.390 ; Bank[1] ; CmdUFMErase ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 11.611 ;
; 186.390 ; Bank[1] ; CmdUFMPrgm ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 11.611 ;
; 186.390 ; Bank[1] ; CmdDRCLK ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 11.611 ;
; 186.442 ; Bank[4] ; CmdLEDEN ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 11.663 ;
; 186.442 ; Bank[4] ; CmdSubmitted ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 11.663 ;
; 186.442 ; Bank[4] ; Cmdn8MEGEN ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 11.663 ;
; 186.525 ; Bank[5] ; CmdDRDIn ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 11.746 ;
; 186.924 ; Bank[3] ; CmdUFMErase ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 12.145 ;
; 186.924 ; Bank[3] ; CmdUFMPrgm ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 12.145 ;
; 186.924 ; Bank[3] ; CmdDRCLK ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 12.145 ;
; 186.944 ; Bank[5] ; CmdLEDEN ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 12.165 ;
; 186.944 ; Bank[5] ; CmdSubmitted ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 12.165 ;
; 186.944 ; Bank[5] ; Cmdn8MEGEN ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 12.165 ;
; 187.063 ; Bank[7] ; CmdDRDIn ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 12.284 ;
; 187.087 ; Bank[2] ; CmdUFMErase ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 12.308 ;
; 187.087 ; Bank[2] ; CmdUFMPrgm ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 12.308 ;
; 187.087 ; Bank[2] ; CmdDRCLK ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 12.308 ;
; 187.157 ; Bank[4] ; CmdUFMErase ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 12.378 ;
; 187.157 ; Bank[4] ; CmdUFMPrgm ; PHI2 ; PHI2 ; -175.000 ; 0.000 ; 12.378 ;
+---------+-------------+--------------+--------------+-------------+--------------+------------+------------+
+---------------------------------------------------------------------------------------------------------+
; Hold: 'nCRAS' ;
+---------+-----------+-------------+--------------+-------------+--------------+------------+------------+
; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
+---------+-----------+-------------+--------------+-------------+--------------+------------+------------+
; 0.177 ; Ready ; RowA[1] ; RCLK ; nCRAS ; -1.000 ; 2.607 ; 2.005 ;
; 0.182 ; Ready ; RowA[8] ; RCLK ; nCRAS ; -1.000 ; 2.607 ; 2.010 ;
; 0.185 ; Ready ; RowA[0] ; RCLK ; nCRAS ; -1.000 ; 2.607 ; 2.013 ;
; 0.186 ; Ready ; RowA[2] ; RCLK ; nCRAS ; -1.000 ; 2.607 ; 2.014 ;
; 0.186 ; Ready ; RowA[5] ; RCLK ; nCRAS ; -1.000 ; 2.607 ; 2.014 ;
; 0.655 ; Ready ; RowA[3] ; RCLK ; nCRAS ; -1.000 ; 2.607 ; 2.483 ;
; 0.656 ; Ready ; RowA[7] ; RCLK ; nCRAS ; -1.000 ; 2.607 ; 2.484 ;
; 0.657 ; Ready ; RowA[4] ; RCLK ; nCRAS ; -1.000 ; 2.607 ; 2.485 ;
; 0.657 ; Ready ; RowA[6] ; RCLK ; nCRAS ; -1.000 ; 2.607 ; 2.485 ;
; 0.666 ; Ready ; RBA[1]~reg0 ; RCLK ; nCRAS ; -1.000 ; 2.607 ; 2.494 ;
; 0.667 ; Ready ; RowA[9] ; RCLK ; nCRAS ; -1.000 ; 2.607 ; 2.495 ;
; 1.088 ; Ready ; RBA[0]~reg0 ; RCLK ; nCRAS ; -1.000 ; 2.607 ; 2.916 ;
; 1.333 ; nCCAS ; CBR ; nCCAS ; nCRAS ; 0.000 ; 5.955 ; 7.509 ;
; 176.333 ; nCCAS ; CBR ; nCCAS ; nCRAS ; -175.000 ; 5.955 ; 7.509 ;
+---------+-----------+-------------+--------------+-------------+--------------+------------+------------+
+---------------------------------------------------------------------------------------------------------+
; Hold: 'RCLK' ;
+-------+-------------+-------------+--------------+-------------+--------------+------------+------------+
; Slack ; From Node ; To Node ; Launch Clock ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
+-------+-------------+-------------+--------------+-------------+--------------+------------+------------+
; 1.111 ; nCCAS ; CASr ; nCCAS ; RCLK ; 0.000 ; 3.348 ; 4.680 ;
; 1.268 ; nCRAS ; RASr ; nCRAS ; RCLK ; 0.000 ; 3.348 ; 4.837 ;
; 1.347 ; PHI2 ; PHI2r ; PHI2 ; RCLK ; 0.000 ; 3.348 ; 4.916 ;
; 1.395 ; CASr2 ; CASr3 ; RCLK ; RCLK ; 0.000 ; 0.000 ; 1.616 ;
; 1.640 ; FS[0] ; FS[0] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 1.861 ;
; 1.659 ; FS[17] ; FS[17] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 1.880 ;
; 1.729 ; IS[3] ; RA10 ; RCLK ; RCLK ; 0.000 ; 0.000 ; 1.950 ;
; 1.899 ; InitReady ; InitReady ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.120 ;
; 1.964 ; S[0] ; nRowColSel ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.185 ;
; 1.984 ; UFMInitDone ; UFMInitDone ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.205 ;
; 2.108 ; FS[6] ; FS[6] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.329 ;
; 2.111 ; nCCAS ; CASr ; nCCAS ; RCLK ; -1.000 ; 3.348 ; 4.680 ;
; 2.116 ; UFMD ; UFMInitDone ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.337 ;
; 2.116 ; FS[9] ; FS[9] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.337 ;
; 2.117 ; FS[16] ; FS[16] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.338 ;
; 2.117 ; UFMReqErase ; UFMReqErase ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.338 ;
; 2.117 ; FS[8] ; FS[8] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.338 ;
; 2.144 ; FS[10] ; FS[10] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.365 ;
; 2.144 ; FS[11] ; FS[11] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.365 ;
; 2.145 ; UFMErase ; UFMErase ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.366 ;
; 2.186 ; IS[3] ; IS[3] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.407 ;
; 2.201 ; IS[1] ; IS[1] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.422 ;
; 2.203 ; IS[1] ; IS[2] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.424 ;
; 2.226 ; RASr3 ; RCKE~reg0 ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.447 ;
; 2.230 ; FS[4] ; FS[4] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.451 ;
; 2.230 ; FS[7] ; FS[7] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.451 ;
; 2.231 ; FS[5] ; FS[5] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.452 ;
; 2.231 ; FS[3] ; FS[3] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.452 ;
; 2.239 ; FS[15] ; FS[15] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.460 ;
; 2.239 ; FS[14] ; FS[14] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.460 ;
; 2.240 ; UFMD ; UFMD ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.461 ;
; 2.241 ; FS[12] ; FS[12] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.462 ;
; 2.242 ; IS[0] ; IS[0] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.463 ;
; 2.242 ; FS[2] ; FS[2] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.463 ;
; 2.250 ; UFMProgram ; UFMProgram ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.471 ;
; 2.250 ; FS[13] ; FS[13] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.471 ;
; 2.268 ; nCRAS ; RASr ; nCRAS ; RCLK ; -1.000 ; 3.348 ; 4.837 ;
; 2.273 ; S[0] ; S[0] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.494 ;
; 2.278 ; IS[2] ; IS[2] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.499 ;
; 2.280 ; S[0] ; S[1] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.501 ;
; 2.347 ; PHI2 ; PHI2r ; PHI2 ; RCLK ; -1.000 ; 3.348 ; 4.916 ;
; 2.349 ; PHI2r2 ; n8MEGEN ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.570 ;
; 2.355 ; PHI2r2 ; LEDEN ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.576 ;
; 2.360 ; Ready ; Ready ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.581 ;
; 2.370 ; PHI2r ; PHI2r2 ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.591 ;
; 2.411 ; IS[0] ; IS[2] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.632 ;
; 2.497 ; PHI2r2 ; PHI2r3 ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.718 ;
; 2.547 ; n8MEGEN ; n8MEGEN ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.768 ;
; 2.605 ; LEDEN ; LEDEN ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.826 ;
; 2.619 ; FS[1] ; FS[1] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.840 ;
; 2.721 ; IS[0] ; IS[1] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 2.942 ;
; 2.893 ; FS[16] ; InitReady ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.114 ;
; 2.936 ; IS[1] ; IS[3] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.157 ;
; 2.940 ; RASr ; RASr2 ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.161 ;
; 2.940 ; FS[6] ; FS[7] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.161 ;
; 2.948 ; FS[9] ; FS[10] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.169 ;
; 2.949 ; FS[16] ; FS[17] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.170 ;
; 2.957 ; RASr2 ; S[1] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.178 ;
; 2.963 ; RASr2 ; S[0] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.184 ;
; 2.976 ; FS[10] ; FS[11] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.197 ;
; 2.976 ; FS[11] ; FS[12] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.197 ;
; 2.991 ; RCKEEN ; RCKE~reg0 ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.212 ;
; 3.006 ; CASr2 ; nRCS~reg0 ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.227 ;
; 3.051 ; FS[6] ; FS[8] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.272 ;
; 3.059 ; FS[9] ; FS[11] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.280 ;
; 3.087 ; FS[11] ; FS[13] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.308 ;
; 3.087 ; FS[10] ; FS[12] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.308 ;
; 3.091 ; PHI2r3 ; DRDIn ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.312 ;
; 3.091 ; PHI2r3 ; DRCLK ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.312 ;
; 3.118 ; FS[0] ; FS[1] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.339 ;
; 3.167 ; UFMD ; UFMReqErase ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.388 ;
; 3.170 ; FS[4] ; FS[5] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.391 ;
; 3.170 ; FS[7] ; FS[8] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.391 ;
; 3.170 ; FS[9] ; FS[12] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.391 ;
; 3.171 ; FS[5] ; FS[6] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.392 ;
; 3.179 ; FS[15] ; FS[16] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.400 ;
; 3.179 ; FS[14] ; FS[15] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.400 ;
; 3.181 ; FS[12] ; FS[13] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.402 ;
; 3.182 ; FS[2] ; FS[3] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.403 ;
; 3.183 ; RASr ; RCKE~reg0 ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.404 ;
; 3.198 ; FS[10] ; FS[13] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.419 ;
; 3.212 ; CASr2 ; nRWE~reg0 ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.433 ;
; 3.238 ; UFMReqErase ; UFMProgram ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.459 ;
; 3.281 ; FS[4] ; FS[6] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.502 ;
; 3.281 ; FS[9] ; FS[13] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.502 ;
; 3.282 ; FS[5] ; FS[7] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.503 ;
; 3.290 ; FS[15] ; FS[17] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.511 ;
; 3.290 ; FS[14] ; FS[16] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.511 ;
; 3.328 ; S[1] ; nRowColSel ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.549 ;
; 3.329 ; S[1] ; S[1] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.550 ;
; 3.335 ; S[1] ; S[0] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.556 ;
; 3.354 ; UFMReqErase ; UFMErase ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.575 ;
; 3.355 ; UFMInitDone ; ARShift ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.576 ;
; 3.376 ; CASr2 ; nRCAS~reg0 ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.597 ;
; 3.392 ; FS[4] ; FS[7] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.613 ;
; 3.393 ; FS[5] ; FS[8] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.614 ;
; 3.401 ; FS[14] ; FS[17] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.622 ;
; 3.418 ; RCKE~reg0 ; nRRAS~reg0 ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.639 ;
; 3.462 ; RASr2 ; IS[0] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.683 ;
; 3.492 ; FS[3] ; FS[5] ; RCLK ; RCLK ; 0.000 ; 0.000 ; 3.713 ;
+-------+-------------+-------------+--------------+-------------+--------------+------------+------------+
+-------------------------------------------------------------------+
; Setup Transfers ;
+------------+----------+----------+----------+----------+----------+
; From Clock ; To Clock ; RR Paths ; FR Paths ; RF Paths ; FF Paths ;
+------------+----------+----------+----------+----------+----------+
; ARCLK ; ARCLK ; 1 ; 0 ; 0 ; 0 ;
; RCLK ; ARCLK ; 1 ; 0 ; 0 ; 0 ;
; DRCLK ; DRCLK ; 1 ; 0 ; 0 ; 0 ;
; RCLK ; DRCLK ; 2 ; 0 ; 0 ; 0 ;
; nCCAS ; nCRAS ; 0 ; 0 ; 1 ; 1 ;
; RCLK ; nCRAS ; 0 ; 0 ; 12 ; 0 ;
; PHI2 ; PHI2 ; 0 ; 1 ; 160 ; 15 ;
; RCLK ; PHI2 ; 2 ; 0 ; 3 ; 0 ;
; DRCLK ; RCLK ; 3 ; 0 ; 0 ; 0 ;
; nCCAS ; RCLK ; 1 ; 1 ; 0 ; 0 ;
; nCRAS ; RCLK ; 1 ; 17 ; 0 ; 0 ;
; PHI2 ; RCLK ; 1 ; 13 ; 0 ; 0 ;
; RCLK ; RCLK ; 618 ; 0 ; 0 ; 0 ;
+------------+----------+----------+----------+----------+----------+
Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported.
+-------------------------------------------------------------------+
; Hold Transfers ;
+------------+----------+----------+----------+----------+----------+
; From Clock ; To Clock ; RR Paths ; FR Paths ; RF Paths ; FF Paths ;
+------------+----------+----------+----------+----------+----------+
; ARCLK ; ARCLK ; 1 ; 0 ; 0 ; 0 ;
; RCLK ; ARCLK ; 1 ; 0 ; 0 ; 0 ;
; DRCLK ; DRCLK ; 1 ; 0 ; 0 ; 0 ;
; RCLK ; DRCLK ; 2 ; 0 ; 0 ; 0 ;
; nCCAS ; nCRAS ; 0 ; 0 ; 1 ; 1 ;
; RCLK ; nCRAS ; 0 ; 0 ; 12 ; 0 ;
; PHI2 ; PHI2 ; 0 ; 1 ; 160 ; 15 ;
; RCLK ; PHI2 ; 2 ; 0 ; 3 ; 0 ;
; DRCLK ; RCLK ; 3 ; 0 ; 0 ; 0 ;
; nCCAS ; RCLK ; 1 ; 1 ; 0 ; 0 ;
; nCRAS ; RCLK ; 1 ; 17 ; 0 ; 0 ;
; PHI2 ; RCLK ; 1 ; 13 ; 0 ; 0 ;
; RCLK ; RCLK ; 618 ; 0 ; 0 ; 0 ;
+------------+----------+----------+----------+----------+----------+
Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported.
---------------
; Report TCCS ;
---------------
No dedicated SERDES Transmitter circuitry present in device or used in design
---------------
; Report RSKM ;
---------------
No non-DPA dedicated SERDES Receiver circuitry present in device or used in design
+------------------------------------------------+
; Unconstrained Paths Summary ;
+---------------------------------+-------+------+
; Property ; Setup ; Hold ;
+---------------------------------+-------+------+
; Illegal Clocks ; 0 ; 0 ;
; Unconstrained Clocks ; 0 ; 0 ;
; Unconstrained Input Ports ; 31 ; 31 ;
; Unconstrained Input Port Paths ; 249 ; 249 ;
; Unconstrained Output Ports ; 38 ; 38 ;
; Unconstrained Output Port Paths ; 78 ; 78 ;
+---------------------------------+-------+------+
+-------------------------------------+
; Clock Status Summary ;
+--------+-------+------+-------------+
; Target ; Clock ; Type ; Status ;
+--------+-------+------+-------------+
; ARCLK ; ARCLK ; Base ; Constrained ;
; DRCLK ; DRCLK ; Base ; Constrained ;
; PHI2 ; PHI2 ; Base ; Constrained ;
; RCLK ; RCLK ; Base ; Constrained ;
; nCCAS ; nCCAS ; Base ; Constrained ;
; nCRAS ; nCRAS ; Base ; Constrained ;
+--------+-------+------+-------------+
+---------------------------------------------------------------------------------------------------+
; Unconstrained Input Ports ;
+------------+--------------------------------------------------------------------------------------+
; Input Port ; Comment ;
+------------+--------------------------------------------------------------------------------------+
; CROW[0] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; CROW[1] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; Din[0] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; Din[1] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; Din[2] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; Din[3] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; Din[4] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; Din[5] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; Din[6] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; Din[7] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; MAin[0] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; MAin[1] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; MAin[2] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; MAin[3] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; MAin[4] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; MAin[5] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; MAin[6] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; MAin[7] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; MAin[8] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; MAin[9] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RD[0] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RD[1] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RD[2] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RD[3] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RD[4] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RD[5] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RD[6] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RD[7] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; nCCAS ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; nCRAS ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; nFWE ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
+------------+--------------------------------------------------------------------------------------+
+-----------------------------------------------------------------------------------------------------+
; Unconstrained Output Ports ;
+-------------+---------------------------------------------------------------------------------------+
; Output Port ; Comment ;
+-------------+---------------------------------------------------------------------------------------+
; Dout[0] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; Dout[1] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; Dout[2] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; Dout[3] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; Dout[4] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; Dout[5] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; Dout[6] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; Dout[7] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; LED ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RA[0] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RA[1] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RA[2] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RA[3] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RA[4] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RA[5] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RA[6] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RA[7] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RA[8] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RA[9] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RA[10] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RA[11] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RBA[0] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RBA[1] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RCKE ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RDQMH ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RDQML ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RD[0] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RD[1] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RD[2] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RD[3] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RD[4] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RD[5] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RD[6] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RD[7] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; nRCAS ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; nRCS ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; nRRAS ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; nRWE ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
+-------------+---------------------------------------------------------------------------------------+
+---------------------------------------------------------------------------------------------------+
; Unconstrained Input Ports ;
+------------+--------------------------------------------------------------------------------------+
; Input Port ; Comment ;
+------------+--------------------------------------------------------------------------------------+
; CROW[0] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; CROW[1] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; Din[0] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; Din[1] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; Din[2] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; Din[3] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; Din[4] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; Din[5] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; Din[6] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; Din[7] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; MAin[0] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; MAin[1] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; MAin[2] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; MAin[3] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; MAin[4] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; MAin[5] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; MAin[6] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; MAin[7] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; MAin[8] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; MAin[9] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RD[0] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RD[1] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RD[2] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RD[3] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RD[4] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RD[5] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RD[6] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RD[7] ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; nCCAS ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; nCRAS ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
; nFWE ; No input delay, min/max delays, false-path exceptions, or max skew assignments found ;
+------------+--------------------------------------------------------------------------------------+
+-----------------------------------------------------------------------------------------------------+
; Unconstrained Output Ports ;
+-------------+---------------------------------------------------------------------------------------+
; Output Port ; Comment ;
+-------------+---------------------------------------------------------------------------------------+
; Dout[0] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; Dout[1] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; Dout[2] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; Dout[3] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; Dout[4] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; Dout[5] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; Dout[6] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; Dout[7] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; LED ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RA[0] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RA[1] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RA[2] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RA[3] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RA[4] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RA[5] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RA[6] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RA[7] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RA[8] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RA[9] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RA[10] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RA[11] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RBA[0] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RBA[1] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RCKE ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RDQMH ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RDQML ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RD[0] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RD[1] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RD[2] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RD[3] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RD[4] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RD[5] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RD[6] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; RD[7] ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; nRCAS ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; nRCS ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; nRRAS ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
; nRWE ; No output delay, min/max delays, false-path exceptions, or max skew assignments found ;
+-------------+---------------------------------------------------------------------------------------+
+--------------------------+
; Timing Analyzer Messages ;
+--------------------------+
Info: *******************************************************************
Info: Running Quartus Prime Timing Analyzer
Info: Version 19.1.0 Build 670 09/22/2019 SJ Lite Edition
Info: Processing started: Sat Aug 19 22:00:20 2023
Info: Command: quartus_sta RAM2GS-MAXII -c RAM2GS
Info: qsta_default_script.tcl version: #1
Info (20032): Parallel compilation is enabled and will use up to 4 processors
Info (21077): Low junction temperature is 0 degrees C
Info (21077): High junction temperature is 85 degrees C
Info (334003): Started post-fitting delay annotation
Info (334004): Delay annotation completed successfully
Info (332104): Reading SDC File: '//ZaneMac/Repos/RAM2GS/CPLD/RAM2GS.sdc'
Info (332104): Reading SDC File: '//ZaneMac/Repos/RAM2GS/CPLD/RAM2GS-MAX.sdc'
Info: Found TIMING_ANALYZER_REPORT_SCRIPT_INCLUDE_DEFAULT_ANALYSIS = ON
Info: Can't run Report Timing Closure Recommendations. The current device family is not supported.
Critical Warning (332148): Timing requirements not met
Info (332146): Worst-case setup slack is -15.744
Info (332119): Slack End Point TNS Clock
Info (332119): ========= =================== =====================
Info (332119): -15.744 -15.744 DRCLK
Info (332119): -15.723 -15.723 ARCLK
Info (332119): -7.153 -69.927 RCLK
Info (332119): 0.358 0.000 nCRAS
Info (332119): 0.545 0.000 PHI2
Info (332146): Worst-case hold slack is -16.277
Info (332119): Slack End Point TNS Clock
Info (332119): ========= =================== =====================
Info (332119): -16.277 -16.277 ARCLK
Info (332119): -16.276 -16.276 DRCLK
Info (332119): -0.517 -1.433 PHI2
Info (332119): 0.177 0.000 nCRAS
Info (332119): 1.111 0.000 RCLK
Info (332140): No Recovery paths to report
Info (332140): No Removal paths to report
Info (332146): Worst-case minimum pulse width slack is 7.734
Info (332119): Slack End Point TNS Clock
Info (332119): ========= =================== =====================
Info (332119): 7.734 0.000 RCLK
Info (332119): 70.000 0.000 ARCLK
Info (332119): 70.000 0.000 DRCLK
Info (332119): 174.734 0.000 PHI2
Info (332119): 174.734 0.000 nCCAS
Info (332119): 174.734 0.000 nCRAS
Info (332001): The selected device family is not supported by the report_metastability command.
Info (332102): Design is not fully constrained for setup requirements
Info (332102): Design is not fully constrained for hold requirements
Info: Quartus Prime Timing Analyzer was successful. 0 errors, 1 warning
Info: Peak virtual memory: 4678 megabytes
Info: Processing ended: Sat Aug 19 22:00:33 2023
Info: Elapsed time: 00:00:13
Info: Total CPU time (on all processors): 00:00:02
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